第三章__CPU子系统.ppt

3.2 算术逻辑运算部件 3.2.1 加法单元 一、加法器 。一位全加器：三输入、二输出 3.2.1 加法单元 二、串行移位加法器 。用一个全加器实现n位加法运算的电路 。A、B寄存器应具有移位功能 。n位加法运算需要n次运算 3.3.2 并行加法器与进位逻辑结构 一、并行加法器 。用n个全加器构成n位并行加法器 。问题：由于Si需要等待Ci-1，因此，不能同时得出S1，S2，。。。Sn-------存在进位链 3.3.2 并行加法器与进位逻辑结构 二、进位链 Ci=AiBi+（Ai⊕Bi）Ci-1 1）AiBi：只与本位有关，与低位无关，记作Gi； 2） （Ai⊕Bi）Ci-1：是否传，取决于Ai⊕Bi，若1，则传，否则不传，进位链断，将Ai⊕Bi记作Pi 二、进位链 Ci=Gi+PiCi-1 串行进位链 C1=G1+P1C0 C2=G2+P2C1 C3=G3+P3C2 C4=G4+P4C3 *串行进位链影响加法速度 二、进位链 并行进位链 C1=G1+P1C0 C2=G2+P2（G1+P1C0）=G2+P2G1+P2P1C0 C3=G3+P3G2+P3P2G1+P3P2P1C0 C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 采用并行进位链可以同时生成S1，S2，。。。Sn，但存在的问题是当n较大时，扇入系数非常大 三、分组并行进位链 例：n=16的并行加法器： 以四位一组，分四组产生进位 。可以采用组内并行进位链，组间串行 ---扇入系数1/4；延时：4级 。组间并行进位链 C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 GI PI 三、分组并行进位链 C4=GI+PIC0 C4=GI+PIC0 C8=GII+PIICI C8 =GII+PIIGI+PIIPIC0 C12=GIII+PIIICII C12=GIII+PIIIGII+PIIIPIIGI+PIIIPIIPIC0 C16=GIV+PIVCIII *实现电路 SN74181：四位并行进位链加法器 SN74182：组间进位链 3.2.3 多功能算数逻辑单元 一、一位ALU单元 。输入： 。输出：Fi，Xi，Yi 。控制：S0S1S2S3，M 。由两个半加器构成全加器 。算数/逻辑运算控制门---M 。与或非门构成输入输出选择逻辑 。可以有16种选择 二、四位ALU 四位ALU：与一位ALU类似，只是一个 控制门 组内并行进位 符合比较“A=B” 输入：A3---A0；B3---B0，C0 M，S3，S2，S1，S0； 输出：F3---F0，C4，G，P，A=B 三、多位ALU组成 用多个74181和74182组成 综合应用题 设某运算器简化的结构如图所示，填一下空。 3.4 CPU模型—PDP-11 3.4.1 CPU设计步骤 1。拟定指令系统------逻辑依据 2。确定总体结构-------空间安排 3。拟定时序系统--------时间安排 4。拟定指令流程 5。拟定操作时间表 6。微操作组合化简 7。画出逻辑图 3.4.2 模型机的指令系统 1。指令类型选取 *原则：指令系统一定要完备的 2。指令类型分类 有益于指令格式编码 1）MOV类----------MOV 2）双操作数类------ADD，SUB，AND， OR，EOR 3）单操作数类-------COM,NEG,INC,DEC, RR,RL 4）转移类------JMP，SKP， 5）转子类------RST，JSR 3。指令格式设计 1）指令条数：16条-----四位定长编码 2）寄存器： 通用寄存器：R0，R1，R2，R3 000 001 010 011 堆栈寄存器：SP ：100 程序状态字：PSW：101 程序计数器：PC：111 3）寻址方式 R----------寄存器寻址-----------------------000 （R）----寄存器间接寻址-----------------001 -（R）---自减寄存器间接寻址-----------01