[工程科技]ch3-FPGA和CPLD的结构与应用.ppt

3.1 概述 任何数字电路，小到寄存器、计数器，大到CPU等都是由基本的门电路构成的。 利用这些门电路可构成组合逻辑电路，其输出是当前输入的逻辑函数；也可以构建时序逻辑电路，其输出是与当前系统输入和当前系统存储状态二者均有关的，它含有存储元件。 任何逻辑函数均可表示为“与－或”表达式，PLD就是基于此原理构建的，其基本结构原理如下图所示： 1 可编程逻辑器件的发展历程 ☆ 70年代，熔丝编程的PROM和PLA； ☆ 70年代末，紫外线擦除、可多次编程的PAL； ☆ 80年代，电可擦除的GAL； ☆ 80年代中期，出现FPGA； ☆ 80年代末，出现CPLD； ☆ 90年代，开始出现SOPC. 2 可编程逻辑器件的分类 3.2 简单PLD原理 1.电路符号表示 2.PROM 1）基本原理结构 PROM的或阵列可编程，而与阵列不可编程； PLA则与阵列和或阵列均可编程。 PLA与PROM的比较 5.GAL（通用阵列逻辑）Generic Array Logic ◆ 特点： 1、采用EEPROM工艺，解决了原来的一次可编程问题。 2、类似PAL的与阵列可编程、或阵列固定的结构。 3、在输出部分，增加了输出逻辑宏单元OLMC。 OLMC单元设有多种组态，能完成组合逻辑、时序逻辑，并能对I/O引脚进行多种配置，如专用输入、专用输出、双向输出及组合双向输出、寄存器输出等。 5.GAL（通用阵列逻辑）Generic Array Logic ◆OLMC的几种输出结构： 1）寄存器模式 级联链可以使用逻辑“与”或者逻辑“或”来连接相邻LE的输出。 两种不同的级联方式 “与”级联链 “或”级联链 LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1)..4(n-1)] LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1)..4(n-1)] LE1 LE2 LEn LE1 LE2 LEn 0.6 ns 2.4 ns 16位地址译码速度可达 2.4 + 0.6x3=4.2 ns 2. 逻辑阵列块LAB FLEX10K LAB的结构图 每个逻辑阵列块含有８个LE及相应的进位链路和级联链路、以及LAB局部互连线和LAB控制信号组成。 3. 快速通道(FastTrack) 快速通道是一系列水平及垂直的连续式布线通道。LE和器件I/O引脚是通过快速通道实现连接的。这种布线机构即使对于复杂的设计也可预测其性能。 快速通道连接是由遍布于整个器件的行互连线和列互连线组成。 每行的LAB有一个专用的行互连线，行互连线可以驱动I/O引脚或馈送到其它LAB。 列互连线分布于两行之间，把LE的输出或I/O引脚的输入信号馈送到行互连线，并把信号送到其它LAB或者直接驱动I/O引脚。 LAB LE 快速通道(FastTrack)示意图 4. I/O单元与专用输入端口 I/O引脚由I/O单元IOE来驱动，IOE位于行列的末端，IOE引脚可以设置为输入输出或双向引脚。 每个I/O单元包括一个双向I/O缓冲器和一个可作为输入/输出的寄存器。 IOE具有多种特性：JTAG编程支持、摆率控制、三态缓冲、漏极开路输出等。 每个IOE的时钟、时钟使能、清除和输出使能控制均由I/O控制信号网络提供，称为周围控制总线，采用高速驱动能使通过器件的偏移最小。 周边控制总线还有两个专用时钟信号，每个IOE可以使用这两个专用时钟信号中的任意一个用于时钟以及时钟使能的控制。 IO单元结构图 5 嵌入式阵列块EAB 是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。 用EAB构成不同结构的RAM和ROM 输出时钟 D RAM/ROM 256x8 512x4 1024x2 2048x1 D D D 写脉冲电路 输出宽度8,4,2,1 数据宽度8,4,2,1 地址宽度 8,9,10,11 写使能 输入时钟 EAB的2048位字长是可配置的！ 256x8 512x4 1024x2 2048x1 256x8 256x8 512x4 512x4 256x16 512x8 通过组合EAB 可以构成更大的模块。 EAB的大小灵活可变。 不需要额外的逻辑单元，不引入延迟， EAB可配置为深度达2048的存储器。 3.5 FPGA/CPLD测试技术 1.内部逻辑测试 对于CPLD/FPGA，内部逻辑测试是设计可靠性的重要保证，需要在设计中加入用于测试的部分逻辑，进行可测试设计DFT。 扫描寄存器是其中一种，将关键逻辑部分的普通寄存器用测试扫描寄存器代替。 在PLD器件中嵌入某种逻辑功能，与EDA软件配合提供一种嵌入式逻辑分析仪。（Altera—