[工程科技]微电子学概论--Chap03.ppt

VDD IN OUT CMOS反相器 VDD Y A1 A2 与非门：Y=A1A2 3.5 影响集成电路性能的因素和发展趋势 有源器件 无源器件 隔离区 互连线 钝化保护层 寄生效应：电容、有源器件、电阻、电感 小结：MOS 沟道区(Channel)，沟道长度L，沟道宽度W 栅极(Gate) 源区/源极(Source) 漏区/漏极(Drain) NMOS、PMOS、CMOS 阈值电压Vt，击穿电压 特性曲线、转移特性曲线 泄漏电流(截止电流)、驱动电流(导通电流) 小结：器件结构 双极器件的纵向截面结构、俯视结构 CMOS器件的纵向截面结构、俯视结构 CMOS反相器的工作原理 IC：有源器件、无源器件、隔离区、互连线、钝化保护层 作 业 画出CMOS反相器的截面图和俯视图 当Yj=0时，T7和T8截止，基本RS触发器同样不能与读/写电路相连，其状态保持不变，存储单元同样未被选中。 显然，当掉电时基本RS触发器的数据丢失，所以，SRAM是挥发型存储器。 当Xi=0时，T5和T6截止，基本RS触发器不能与读/写电路相连，其状态保持不变，存储单元未被选中。本单元不影响同列的其他存储单元与位线交换数据。 2.基本SRAM的结构 32行╳16列的存储阵列，组成256字╳2位的存储结构。 双地址译码高电平有效 存储单元T1～T6 位线开关管T7、T8 512 OE是输出使能，低电平有效；片选信号为： 低电平有效；存储容量：8kB=8k×8bit =8×1024×8bit =65536bit 静态随机存取存储器MCM6264 MCM6264的功能表 E1 E2 OE A12…A0 D7…D0 方式 1 × × × × Z 未选中 × 0 × × × Z 未选中 0 1 1 1 A12…A0 Z 输出禁止 0 1 0 1 A12…A0 O 读 0 1 × 0 A12…A0 I 写 Z-高阻态 O-数据输出 I-数据输入 3. SRAM的操作定时 为了保证存储器准确无误地工作，作用到存储器的地址、数据和控制信号必须遵守一定的时间顺序，即操作定时。 (1) 读周期 读操作要求指定字存储单元的地址、片选信号和输出使能有效，读写信号为高电平。 信号作用顺序是: 1)指定字存储单元的地址有效； 2)片选信号和输出使能有效，即由高变低； 3)经过一定时间后，指定字存储单元的数据输出到数据总线上。 (2)写周期 写操作要求指定字存储单元的地址、片选信号和读写信号有效 。 1)指定字存储单元的地址有效； 2)片选信号有效，即由高变低； 3)待写入的数据有效； 4)读写信号有效，即由 高变低； 数据写入到指定的字存储单元。 对于大多数的SRAM，读周期和写周期相近，一般为几十个纳秒。 信号间的定时关系 4. 同步SRAM和异步SRAM 解决的办法是：SRAM与CPU共用系统时钟，CPU在时钟的有效沿前给出SRAM需要的地址、数据、片选、输出使能和读写信号，时钟有效沿到则将它们存于SRAM的寄存器中；CPU不必等待，可以执行其他指令，直到SRAM完成CPU要求的读或写操作，通知CPU做相应的处理。之后，CPU与SRAM又可以进行下一次信息交换。 在计算机中，SRAM通常存储中央处理器（CPU）需要的程序和数据。因为SRAM的工作速度远低于CPU的速度，2者交换信息时CPU必须等待，使计算机达不到理想的工作速度。0 同步SRAM:具有信号同步寄存器的SRAM。否则，称为异步SRAM。 同步SRAM可以帮助CPU高速执行指令，即提高计算机的工作速度。 同步SRAM的核心是异步SRAM(地址译码器和存储阵列)；同步SRAM与器件外部连接的地址、数据、片选、输出使能和读写信号均在时钟CP的上升沿锁存于寄存器中，供SRAM完成读或写操作。 为了加速CPU与SRAM的信息交流，同步SRAM通常具有地址爆发特征。即输入一个地址码，同步SRAM可以读或写相邻的多个地址单元。 假设计数器实现2位二进制加法计数，初态为00。在爆发控制（Burst Control）BC=1时，爆发逻辑电路的输出如表9.2.2所示。可获得4个相邻的址码，供SRAM进行读或写操作。 计数器 Q 1 Q 0 =1 =1 BC CP A 0 A 1 A ’ 0 A ’ 1 1 1 3.3.4动态随机存取存储器（DRAM） 1. DRAM的动态MOS存储单元