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第五章 时序逻辑电路 内容提要 本章系统讲授时序逻辑电路的工作原理和分析方法、设计方法。 首先，概要地讲述了时序逻辑电路在逻辑功能和电路结构上的特点，并详细介绍了分析时序逻辑电路的具体方法和步骤。然后分别介绍了寄存器、计数器、顺序脉冲发生器等各类常用时序逻辑电路的工作原理和使用方法。最后讲述了时序逻辑电路的设计方法，并从物理概念上讨论了时序逻辑电路中的竞争——冒险现象。 1K 1J C1 1J C1 1K 1K 1K 1J 1J C1 C1 B G3 G2 G1 T0=1 T1 T2 T3 Q3 Q1 Q2 Q0 FF0 FF1 FF2 FF3 计数脉冲 CP 同步二进制减法计数器 1J C1 1K 1J C1 1K 1J C1 1K 1J C1 1K FF1 FF0 FF2 FF3 ≥1 Q0 Q1 C Q3 Q2 T0=1 T1 T2 T3 计数脉冲 CP G1 G2 G3 同步十进制加法计数器 Q3 Q1 Q2 Q0 1K 1K 1J 1J C1 C1 B G3 G2 G1 T2 T3 FF2 FF3 1K 1J C1 1J C1 1K T0=1 T1 FF0 FF1 计数脉冲 CP G4 G5 同步十进制减法计数器 二、异步计数器 1．异步二进制计数器 1J C1 1K 1J C1 1K 1J C1 1K Q0 Q1 Q2 1 CP1 CP2 FF0 FF1 FF2 下降沿动作的异步二进制加法计数器 1J C1 1K 1J C1 1K 1J C1 1K Q0 Q1 Q2 1 CP0 CP1 CP2 FF0 FF1 FF2 下降沿动作的异步二进制减法计数器 2．异步十进制计数器 1J C1 1K 1J C1 1K Q0 Q1 1J C1 1K Q2 CP0 FF0 FF1 FF2 1J C1 1K Q2 计数脉冲 FF3 异步十进制加法器的典型电路 三、 任意进制计数器的构成方法 1．M＜N的情况 例5．3．2 试利用同步十进制计数器74160接成同步六进制计数器74160的逻辑图见图5．3．22，它的功能表与74161的功能表（见表5．3．4）相同。 进位输出 1 G EP ET CP D0 D1 D2 D3 C LD RD Q0 Q1 Q2 Q3 1 CP 计数输入 74160 EP ET CP D0 D1 D2 D3 C LD RD Q0 Q1 Q2 Q3 1 1 CP 计数输入 74160 Q Q G1 G2 G3 进位输出 进位 输出 EP ET CP D0 D1 D2 D3 C LD RD Q0 Q1 Q2 Q3 1 1 G CP 计数输入 74160 进位 输出 EP ET CP D0 D1 D2 D3 C LD RD Q0 Q1 Q2 Q3 1 1 G CP 计数输入 74160 1 Q3Q2Q1Q0 1110 1111 0000 0001 0010 0011 0100 1101 1100 0101 0110 0111 1000 1001 1010 1011 例5．3．3 试用两片同步十进制计数器接成百进制计数器。 解：本例中M=100,N1=N2=10,将两片74160直接按并行进位方式或串行进位方式连接即得百进制计数器。 EP ET CP D0 D1 D2 D3 C LD RD Q0 Q1 Q2 Q3 1 74160 （1） EP ET CP D0 D1 D2 D3 C LD RD Q0 Q1 Q2 Q3 74160 （2） CP 计数输入 进位 输出 1 1 2.MN的情况 C LD RD 1 EP ET CP D0 D1 D2 D3 Q0 Q1 Q2 Q3 74160 （1） CP 计数输入 1 EP ET CP D0 D1 D2 D3 C LD RD Q0 Q1 Q2 Q3 74160 （2） 1 1 1 * 概述 时序逻辑电路的分析方法 若干常用的时序逻辑电路 时序逻辑电路的设计方法 时序逻辑电路中的竞争——冒险现象 5.1 概述 在第三章所讨论的组合逻辑电路中，任一时刻的输出信号仅取决于当时的输入信号，这也是组合逻辑电路在逻辑功能上的共同特点。本章要介绍另一种类型的逻辑电路，在这类逻辑电路中，任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。具备这种逻辑功能特点的电路叫做时序逻辑电路（简称时序电路），以区别于组合逻辑电路。 为了进一步说明时序逻辑电路的特点，下面来分析一下图5．1．1给出的一个实例——串行加法器电路。 所谓串行加法，是指在将两个多位数相加时，采取从