[理学]VHDL设计进阶.ppt

第5章 VHDL设计进阶 第5章　VHDL设计进阶 VHDL是一种强数据类型语言.要求设计实体中的每一个常数、信号、变量、函数以及设定的各种参量都必须具有确定的数据类型，并且不同的类型之间不能相互赋值,即使相同数据类型,位长不同也不能直接赋值. 10）时间（time）(VHDL综合器不支持) [例5-1] - -数据类型转换 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity zhh is port(num:in std_logic_vector(2 downto 0); … ); end zhh; architecture behave of zhh is signal in_num :integer range 0 to 5; … begin in_num=conv_integer(num); --数据类型转换 … end behave; 注意: 重载操作符的使用： 例：用for… loop语句描述的8位奇偶校验电路 例：用while … loop语句描述的8位奇偶校验电路.(偶校验) 例如： 5.3.2 并行信号赋值语句 内层块声明与外层块声明的对象同名时，内层块声明将忽略掉外层块声明。但为了避免不必要的错误,在编程中尽量不要出现这种命名. 5.3.5 元件例化语句 　ENTITY exam is PORT( ea, eb :IN STD_LOGIC_VECTOR(3 DOWNTO 0); ey : OUT STD_LOGIC); END exam ; ARCHITECTURE exam_arch OF exam IS COMPONENT compare PORT( a : IN STD_LOGIC_VECTOR(3 DOWNTO 0); b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); y : OUT STD_LOGIC ); END COMPONENT; --元件声明 BEGIN u1 : compare PORT MAP ( ea, eb, ey) ; --元件例化 END exam_arch ; 例：函数的声明（放在程序包首中） 例：前述函数声明的函数体（程序包体中） 5.5　 库、程序包及其配置 5.6 VHDL描述风格 5.6.1 行为描述 7段显示译码器仿真结果(时序仿真)： 三态门时序仿真结果： 双向总线驱动器仿真结果(b为输入, a为输出)： 8位锁存器仿真结果(时序) BCD码60进制计数器仿真结果(时序)： 7段显示译码器功能仿真结果： 多路分配器仿真结果(功能仿真) 必须要有 5.多位加法器(带进位的8位全加器) library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity adder is port(a,b:in std_logic_vector(7 downto 0); cin: in std_logic; s: out std_logic_vector(8 downto 0)); end adder; architecture behave of adder is begin s=(0a)+(0b)+in); end behave; 8位全加器的仿真结果(功能仿真) 6. 三态门及总线缓冲器 VHDL语言通过指定大写的Z值表示高阻状态. Signal a : std_logic; Signal b : std_logic_vector(7 downto 0); 指定高阻状态如下： a = ‘Z’ ; b = “ZZZZZZZZ”; (1)三态门电路描述 library ieee; use ieee.std_logic_1164.all; ent