有哪些信誉好的足球投注网站- 1、本文档共65页，可阅读全部内容。
- 2、有哪些信誉好的足球投注网站（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
- 3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
查看更多
[工学]09第5章_VHDL设计进阶
5.6 半整数与奇数分频电路设计 例5-20 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; --这3个程序包足发应付大部分的VHDL程序设计 USE IEEE.STD_LOGIC_Arith.ALL; USE IEEE.STD_LOGIC_Unsigned.ALL; ENTITY int_div IS GENERIC(N:Integer:=3); --此处定义了一个默认值N＝3，即电路为3分频电路; Port (Clockin:IN STD_LOGIC; ClockOut:OUT STD_LOGIC); END; ARCHITECTURE Devider OF int_div IS SIGNAL Counter:Integer RANGE 0 TO N-1; SIGNAL Temp1,Temp2:STD_LOGIC; --信号的声明在结构体内，进程外部 BEGIN PROCESS(Clockin) BEGIN IF RISING_EDGE(Clockin) THEN IF Counter=N-1 THEN counter=0; Temp1=Not Temp1; ELSE Counter=Counter+1; END IF; END IF; IF falling_edge(clockin) THEN IF Counter=N/2 THEN Temp2=NOT Temp2; END IF; END IF; END PROCESS; ClockOut=Temp1 XOR Temp2; END; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; --这3个程序包足发应付大部分的VHDL程序设计 USE IEEE.STD_LOGIC_Arith.ALL; USE IEEE.STD_LOGIC_Unsigned.ALL; ENTITY int_div IS GENERIC(N:Integer:=3); --此处定义了一个默认值N＝3，即电路为3分频电路; Port (Clockin:IN STD_LOGIC; Temp1,Temp2: BUFFER STD_LOGIC; ClockOut:OUT STD_LOGIC); END; ARCHITECTURE Devider OF int_div IS SIGNAL Counter:Integer RANGE 0 TO N-1; --信号的声明在结构体内，进程外部 BEGIN PROCESS(Clockin,Temp1,Temp2) BEGIN IF RISING_EDGE(Clockin) THEN IF Counter=N-1 THEN counter=0; Temp1=Not Temp1; ELSE Counter=Counter+1; END IF; END IF; IF falling_edge(clockin) THEN IF Counter=N/2 THEN Temp2=NOT Temp2; END IF; END IF; END PROCESS; ClockOut=Temp1 XOR Temp2; END; 3分频波形仿真 5分频波形仿真 半整数分频电路设计 5.8 VHDL的RTL表述 5.8 VHDL的RTL表述 5.8 VHDL的RTL表述 5.8.1 行为描述 带有并行置位的移位寄存器 图5-11 例5-11的工作时序 （1）在第一个时钟到来时，LOAD恰为高电平 （2）第二个时钟，以及以后的时钟信号都是移位时钟 （3）第二个时钟后，QB输出了右移出的第2个位‘1’ 5.3 双向电路和三态控制电路设计 5.3.1 三态门设计 【例5-12】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tri_s IS port ( enable : IN STD_LOGIC; datain : IN STD_LOGIC_VECTOR(7 DOWNTO 0); dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END tri_s ; ARCHITECTURE bhv OF tri_s IS BEGIN PROCESS(enable,datain) BEGIN IF enable = 1 THEN
文档评论（0）