EAD课程-第七的章_有限状态机设计.ppt

WHEN st1 = IF DATAIN = 0 THEN Q = 10111 ; ELSE Q=10100 ; END IF ; WHEN st2 = IF DATAIN = 1 THEN Q = 10101 ; ELSE Q=10011 ; END IF ; WHEN st3= IF DATAIN = 0 THEN Q = 11011 ; ELSE Q=01001 ; END IF ; WHEN st4= IF DATAIN = 1 THEN Q = 11101 ; ELSE Q=01101 ; END IF ; WHEN OTHERS = Q=00000 ; END CASE ; END PROCESS COM1 ; END behav; 接上页 * * EDA技术实用教程 第7章 有限状态机设计 7.1 一般有限状态机的设计 7.1.1 用户自定义数据类型定义语句 TYPE语句用法如下： TYPE 数据类型名 IS 数据类型定义 OF 基本数据类型 ; 或 TYPE 数据类型名 IS 数据类型定义 ; 以下列出了两种不同的定义方式： TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ; 数组数据类型 TYPE week IS (sun，mon，tue，wed，thu，fri，sat) ; 枚举数据类型 数据类型 详见p231 TYPE m_state IS ( st0，st1，st2，st3，st4，st5 ) ; SIGNAL present_state，next_state : m_state ; 布尔数据类型的定义语句是： TYPE BOOLEAN IS （FALSE，TRUE） ； TYPE my_logic IS ( 1 ，Z ，U ，0 ) ; SIGNAL s1 : my_logic ; s1 = Z ; 符号化状态机：用文字符号表示二进制数。 确定化状态机：直接用数值表示。 子类型SUBTYPE的语句格式如下： SUBTYPE 子类型名 IS 基本数据类型 RANGE 约束范围; SUBTYPE digits IS INTEGER RANGE 0 to 9 ; 没有定义新 的数据类型 7.1.2 为什么要使用状态机 状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点 ? 状态机的结构模式相对简单，设计方案相对固定。 ? 状态机容易构成性能良好的同步时序逻辑模块（消除毛刺） ? 状态机的VHDL表述丰富多样，程序层次分明，结构清晰。 ? 在高速运算和控制方面，状态机更有其巨大的优势。 ? 就可靠性而言，状态机的优势也是十分明显的。 对比 与VHDL的其他设计方案或CPU相比 ? VHDL综合器易于优化 (结构模式相对简单，设计方案相对固定) ? 易构成性能良好的时序逻辑模块（消除毛刺） ? 结构模式简单、层次分明、易读易懂、易排错 ? 运行模式类似于CPU，易于进行顺序控制 ? 利用同步时序和全局时钟线可实现高速FSM ? 高可靠性，非法状态易控制 (高速运算和控制方面，状态机更优势) (优势明显) 7.1.2 为什么要使用状态机 与VHDL的其他设计方案或CPU相比 7.1.3 一般有限状态机的设计 用VHDL设计的状态机有多种形式 从信号输出方式分：Mealy型状态机和Moore型状态机 从结构上分：单进程状态机和多进程状态机 从状态表达方式上分：符号化状态机、 确定状态编码状态机 从编码方式上分：顺序编码状态机、 一位热码编码状态机 或其他编码方式状态机 √ √ √ √ 1. 说明部分