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3.2 时序模块及其Verilog表述 3.2.5 异步复位型锁存器及其Verilog表述 RST=0时，不管CLK是何种状态，Q即刻被清0。 RST=1时，CLK=1时，Q随D的变化而变化，CLK=0时，Q保持CLK=1时的值。 3.2 时序模块及其Verilog表述 3.2.6 Verilog的时钟过程表述的特点和规律 1）敏感信号表含有negedge和posedge时，选择性地改变敏感信号的放置是可以影响综合结果的，例如，同步复位型触发器和异步复位型触发器； 2）敏感信号表中一旦含有negedge或posedge的边沿敏感信号后，所有其他电平敏感型信号都不能放在敏感信号表中； 3）如果在同一模块中含有独立于主时钟的时序或组合逻辑，必须在另一过程描述。 3.2 时序模块及其Verilog表述 3.2.6 Verilog的时钟过程表述的特点和规律 对于边沿触发型时序电路，遵循以下规律： 1）如果将信号定义为边沿敏感信号，则必须在敏感信号表中用negedge或posedge给出表述， 但在always@过程结构中不能再出现该信号了，例如，时钟触发器时钟CLK。 2）如果一个对应于时钟的电平敏感的异步控制信号，则除了在敏感信号表中给出对应的表述外，在always@过程结构中必须明示这一信号的逻辑功能，如异步RST。 3）如果一个信号是对应于时钟的同步控制信号，则不允许在敏感信号表中出现，如同步RST。 4）敏感信号分为两种类型：电平敏感信号和边沿敏感信号，在同一过程的敏感信号表中，只能放置一种敏感信号，不能混放。 3.2 时序模块及其Verilog表述 3.2.7 异步时序模块的Verilog表述 3.2 时序模块及其Verilog表述 3.2.7 异步时序模块的Verilog表述 module AMOD(D,A,CLK,Q); input D,A,CLK; output Q; reg Q,Q1; always@(posedge CLK)begin Q1=~(A|Q); end always@(posedge Q1)begin Q=D; end endmodule 3.3 二进制计数器及其Verilog设计 3.3.1 4位二进制计数器及其Verilog表述 分析：最简单的4位二进制计数器应该有一个时钟输入CLK，4位二进制的计数值输出Q[3:0]，每进入一个时钟，输出数据Q将增加1，随着时钟CLK的不断出现，计数值Q从0000至1111循环输出值。 3.3 二进制计数器及其Verilog设计 3.3.1 4位二进制计数器及其Verilog表述 module CNT4(CLK,Q); input CLK; output [3:0] Q; reg [3:0]Q1; always@(posedge CLK) begin Q1=Q+1; end assign Q=Q1; endmodule 3.3 二进制计数器及其Verilog设计 3.3.1 4位二进制计数器及其Verilog表述 3.3 二进制计数器及其Verilog设计 3.3.1 4位二进制计数器及其Verilog表述 3.3 二进制计数器及其Verilog设计 3.3.2 功能更全面的计数器设计 带有异步复位、同步使能和预置型十进制计数器。 输入输出分析： 输入信号包括时钟信号CLK、异步复位信号RST，同步使能信号EN，同步预置信号LOAD，预置数DATA[3:0]。 输出信号包括计数输出DOUT[3:0]，计数溢出时的进位信号COUT。 逻辑功能分析： 1）异步复位：任意时刻，只要RST为0，计数器都有清0； 2）当RST=1、使能EN=1，且CLK上升沿到来时，当LOAD=0将DATA预置给计数输出值；LOAD为1时，计数器正常计数，当计数值为9时，COUT输出进位值1。 3.3 二进制计数器及其Verilog设计 3.3.2 功能更全面的计数器设计 3.3 二进制计数器及其Verilog设计 3.3.2 功能更全面的计数器设计 习 题 3-9 习 题 3-13 习 题 3-13 习 题 3-13 习 题 3-13 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 4. 算数操作符的使用 3.1 组合电路的Verilog描述 5. 全加器描述----用半加器模块和或门模块描述 3.