Verilog语的言设计ppt.ppt

参见《从算法设计到硬线逻辑的实现——实验练习与Verilog 语法手册》P97 备注：若块内有多个赋值语句，则在块结束时同时赋值。 为避免出错，在同一个块内，不要将输出重新作为输入使用！ 见《数字系统设计与Verilog HDL 》 P161 见《数字系统设计与Verilog HDL 》 P161例6.6，主要应用于计时计数器 counter60.v位于counter60文件夹 语句assign cout = ((qout == 8h59)cin)? 1:0;表示当qout == 8h59且cin=1时，cout=1，而不论此时有无时钟到来；否则cout=0。 case语句与if-else语句有什么区别呢？ if-else语句适于对不同的条件，执行不同的语句；对于每个判定只有两个分支。 case语句适于对同一个控制信号取不同的值时，输出取不同的值！它是多分支语句。 当控制信号只有一个时，最好采用case语句，比较简洁！ 见《数字系统设计与Verilog HDL 》 P163例6.8 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P44 本来是想实现一个二选一的数据选择器，但如果不列出所有条件分支，则生成了不想要的锁存器。 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P45 本来是想实现一个三选一的数据选择器，但如果不列出所有条件分支，则生成了不想要的锁存器。 当然如果希望sel[1:0]不取00或11时，q保持原来的值，则不必给出default语句。 MAX + PLUS II和Quartus II都支持for语句！ （见《数字系统设计与Verilog HDL》P165[例6.10]) 位于voter7文件夹中 用for语句实现两个8位二进制数乘法（见《数字系统设计与Verilog HDL 》 P165[例6.11]) mult_for.v位于mult_for文件夹中 计算机科学与技术学院 * * 4）建立verilog模块文件和仿真文件user_mux.v和mux_tp.v。然后分别右键选中，在弹出菜单中选择编译两个文件。 6.5.5 Modelsim仿真工具入门 计算机科学与技术学院 * * 5）编译成功信息如图所示。 6）然后选择文件mux_tp.v，点击仿真键进行仿真。 6.5.5 Modelsim仿真工具入门 计算机科学与技术学院 * * 7）在这一步，在work名称下选择我们编译通过的设计实体。 6.5.5 Modelsim仿真工具入门 计算机科学与技术学院 * * 8）点击 run 按钮，运行仿真 6.5.5 Modelsim仿真工具入门 计算机科学与技术学院 * * 9）输出仿真结果 6.5.5 Modelsim仿真工具入门 见《数字系统设计与Verilog HDL 》 P147 见《数字系统设计与Verilog HDL 》 P147 位于counter8文件夹，参见counter8.vwf 缩减运算：对单个操作数进行缩减运算后，运算结果缩减到1位。 位运算：对两个操作数的相应位进行运算，操作数为几位，则运算结果也为几位。 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P19 条件运算符为三目运算符，对3个操作数进行运算，格式为： 信号=条件？表达式1:表达式2； 当条件成立时，信号取表达式1的值，反之取表达式2的值。 见《数字系统设计与Verilog HDL 》 P149，或《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P21 元件例化方法与图形输入方式下调入库元件一样。 参见例3.2.2 Verilog HDL中数据有常量和变量之分，分别属于以上这19种数据类型。 Verilog HDL中数据有常量和变量之分，分别属于以上这19种数据类型。 负数表示实际为该负数的补码：其数符位为1，数值位的绝对值按位取反，最右位加1。 符号常量：标识符形式的常量 parameter datawidth =8,addrwidth = datawidth*2； //合法格式 为什么要使用parameter常量？——这样便于多处数字的一次性修改和书写的简洁、有意义。 符号常量：标识符形式的常量 parameter datawidth =8,addrwidth = datawidth*2； //合法格式 为什么要使用parameter常量？——这样便于多处数字的一次性修改和书写的简洁、有意义。 nets型变量不能储