VHDL数字系统设 的计与测试.pdf

VHDL数字系统设 计与测试 钟桦 电院智能所主楼III416 huazhongxd@163.com Part 3.2 状态机设计 课程主要内容  Part 1 数字系统EDA概述  Part 2 VHDL语言基础  Part 3 逻辑电路设计 1、基本逻辑电路 2、状态机设计 3、层次结构设计 4 、系统仿真及可测试性设计 5、逻辑综合及优化 6、实例 2 Part 3.2 状态机设计 2、状态机设计 概念：  一组触发器的输出状态随着时钟和和输入信号按照一定规律变化的 一种机制或过程；  一类十分重要的时序电路；  许多数字电路的核心部件；  任何时序电路都可以表示为有限状态机（Finite State Machine, FSM ）; 基本操作  状态的转换：下一个状态由译码器根据当前状态和输入条件决定。  输出信号的产生：输出信号由译码器根据当前状态和输入条件决定 3 Part 3.2 状态机设计 状态机概述  状态机的结构：  组合逻辑部分 状态译码器(次态逻辑)：确定状态机的下一个状态 输出译码器(输出逻辑) ：确定状态机输出  寄存器部分 状态寄存器( 内部状态)：存储状态机的内部状态 下一个状态不仅与输入信号有关，而且还与该寄存器的当前状 态有关 输出逻辑 状态输出 输 信号输出 出 译 输入 状态译 状态寄存器 码 码器 (当前状态) 器 次态逻辑 4 Part 3.2 状态机设计 状态机的时序  同步时序状态机：由时钟信号触发状态的转换和信号的输出  异步时序状态机：状态的转移和输出不与时钟信号同步 注意：大多数可综合的状态机设计要求使用同步状态机 5 Part 3.2 状态机设计 状态机的类型