[信息与通信]VHDL设计初步1.ppt

VHDL设计初步 VHDL语言的基本结构 VHDL设计方法 VHDL概述 VHDL的设计单元 VHDL的基本语法结构 VHDL 概述 VHSIC -- Very High Speed Integrated Circuit Hardware Description Language VHDL历史 1982年，诞生于美国国防部赞助的VHSIC项目 1987年，VHDL被IEEE和美国国防部确认为标 准硬件描述语言，即IEEE-1076（简称87版) 1993年，IEEE对VHDL进行了修订，公布了新版 本的VHDL，即IEEE标准的1076-1993（1164） 版本 1996年，IEEE-1076.3成为VHDL综合标准 VHDL特点 VHDL对设计的描述具有相对独立性 设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。 对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。 典型的综合流程 VHDL的设计单元 VHDL语言的基本结构： 实体（Entity） 结构体（Architecture） 配置（Configuration） 库（Library）、程序包（Package） VHDL的设计单元 Entity（实体） 用来说明模型的外部输入和输出特征 Architecture（构造体） 用来定义模型的内容和功能 特点： 每一个构造体必须有一个实体与它相对应，所以两者一般成对出现。 Entity（实体） 类似一个“黑盒”，实体描述了“黑盒”的输入输出口。 ENTITY black_box IS Generic ( constant width : integer := 7；)； PORT ( clk, rst: IN std_logic; d: IN std_logic_vector(width DOWNTO 0)； q: OUT std_logic_vector(width DOWNTO 0)； co: OUT std_logic )； END black_box； 实体的语法 ENTITY 实体名　 IS Generic Declarations；（类属说明） Port Declarations；（端口说明） END 实体名; （1076-1987 version） END ENTITY 实体名 ; （1076-1993 version） Generic（类属说明） 类属说明语句： 是从实体外部获得一些参数，以便改变此实体的内部电路结构和规模（如数据线的位数、加法器的位数） 与常数不同，常数只能从内部赋值而类属参量可以由实体外部赋值。 数据类型通常取Integer或Time Generic（类属说明） 功能： 实体端口大小（管脚数量）； 设计实体的物理特性Time （时钟信号延迟，脉冲宽度）； 总线宽度； 元件例化的数量（拷贝数量） PORT（端口说明） 端口说明语句： 确定实体的输入、输出端口的数目和类型 类似于器件的管脚，主要用于信号的传输。 端口模式 IN /OUT： 数据只能从端口流入/流出实体 INOUT： 数据从端口流入或流出实体 BUFFER： 数据从端口流出实体，同时可被内部反馈(由内部产生) OUT与BUFFER的区别 二选一数据选择器 ENTITY mux21 IS PORT(a，b，s： IN BIT； y： OUT BIT)； END mux21； 练习一 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY my_design IS PORT ( d: IN std_logic_vector(11 DOWNTO 0); oe, clk: IN std_logic; ad: INOUT std_logic_vector(11 DOWNTO 0); a: OUT std_logic_vector(11 DOWNTO 0); int: OUT std_logic; as: BUFFER std_logic); END my_design; Architecture（构造体） 用来描述实体的内部结构和逻辑功能 必须和实体（ENTITY）相联系 一个实体（ENTITY）可