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[信息与通信]VHDL设计初步
EDA技术实用教程
第四章
第四章
VHDL设计初步
VHDL设计初步
4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
【例4-1 】 ENTITY mux21a IS
PORT ( a, b : IN BIT;
s : IN BIT;
y : OUT BIT );
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
y = a WHEN s = 0 ELSE
b ;
END ARCHITECTURE one ;
4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
(1) 以关键词ENTITY引导，END ENTITY mux21a结
尾的语句部分，称为实体。
图4-1 mux21a实体
4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
(2) 以关键词ARCHITECTURE引导，END
ARCHITECTURE one结尾的语句部分，称为结构体。
图4-2 mux21a结构体
4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
【例4-2 】
ENTITY mux21a IS
PORT ( a, b : IN BIT;
s : IN BIT;
y : OUT BIT );
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
SIGNAL d,e : BIT;
BEGIN
d = a AND (NOT S) ;
e = b AND s ;
y = d OR e ;
END ARCHITECTURE one ;
4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
【例4-3 】
. . .
ARCHITECTURE one OF mux21a IS
BEGIN
y = (a AND (NOT s)) OR (b AND s) ;
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