[信息与通信]专用集成电路设计基础-Ch5ST.ppt

ASIC电路的设计特点 要点中的要点 ——ASIC（FPGA）的设计，无论是采用原理图输入方式还是HDL编程方式进行，其本质上是硬件电路的设计，与软件编程有着本质的不同。硬件电路设计需要综合考虑信号的并发行及相关时序关系，在设计时头脑中必须先要有电路的具体实现结构，然后再用HDL的语句将其描述出来。 设计实验（必做） 修正Booth算法有符号二进制乘法器的电路结构 该乘法器电路在每一个时钟周期内要完成右移2-bit，而且乘积/乘数寄存器的低2-bit要和保留移出位一起按照修正Booth算法表中的算法进行修正Booth译码，译码的结果控制所生成部分积（0，1·X，2·X）的选择控制部分积进行加法或减法运算。经过（N+2）/ 2个时钟周期即可获得乘积结果。 具有乘法辅助电路的ALU 该ALU的核心部分是一个17-Bit的超前进位加法器，而乘法运算是采用乘法辅助电路以多周期指令的方式实现的。乘法辅助电路与加法器电路组合在一起构成了一个典型的移位式乘法器，为了尽可能地提高乘法的运行速度，部分积的产生采用了修正Booth算法，实现16-Bit数据的乘法运算需要9个指令周期，为此，专门设置了部分积产生指令-ppgen，在程序中连续执行10条ppgen指令即可以实现两个16-Bit操作数的乘法操作（最后一条ppgen指令实际功能是将此前产生的部分积结果存入乘积目的寄存器组）。 设计实验（选做） 4.5 通信电路设计 通信协议——HDLC 4.5 通信电路设计 通信协议——HDLC 4.5 通信电路设计 通信协议——HDLC 4.5 通信电路设计 通信协议——HDLC 4.5 通信电路设计 通信协议——HDLC 4.5 通信电路设计 通信协议——LAPS 802.3 Ethernet over SDH/SONET Protocol（ITU-T X.86） 4.5 通信电路设计 通信协议 ——LAPS 注： 若在LAPS传输过程中需要进行速率适配，发送端通过在数据帧中发送序列{0x7d, 0xdd}增加速率适配8位组（0xdd）。该操作在透明处理之后，添加结束标志之前进行。 在接收方向，接收端在LAPS帧中检测到序列{0x7e, 0xdd}时，移去速率适配字节（0xdd）。该操作在透明性处理之前，检测到结束标志之后进行。 4.5 通信电路设计 通信协议——LAPS 4.5 通信电路设计 通信协议——LAPS发送处理 通过MII或GMII从MAC或GMAC处接受MAC/GMAC数据帧，检测SFD（帧起始定界符）； 同步至SDH时钟； 增加LAPS帧起始标志（0x7e）； 增加服务访问点标示（SAPI）、控制与地址字段至LAPS帧中； 对地址、控制、SAPI和LAPS信息字段（协议途中阴影字段）运算产生FCS（帧循环冗余校验字段）； 在LAPS帧中进行透明性处理或8位组填充； 0x7e ? 0x7d,0x5e 0x7d ? 0x7d,0x5d 若果需要，通过发送序列{0x7d,0xdd}在LAPS帧中增加速率适配8位组（0xdd）; LAPS帧添加结束标志（0x7e）; 增加帧间隙（IFG）填充8位组（0x7e）； 在发送到SDH净负荷之前，对所有8位组进行扰码。 4.5 通信电路设计 通信协议——LAPS接收处理 在处理前，对接收到的所有8位组进行解扰码处理； 移除IFG（帧间填充）8位组（0x7e） ； 检测LAPS帧的起始标志（0x7e）； 若检测到序列{0x7d,0xdd}时，移去LAPS帧中的速率适配8位组（0xdd）； 对LAPS中数据进行透明性处理，移去填充8位组； 0x7d,0x5e ? 0x7e 0x7d,0x5d ? 0x7d 检查地址、控制和SAPI字段的有效性； 执行FCS（帧循环冗余效验字段）生成和校验; 检测LAPS帧结束标志（0x7e）; 使MAC帧与MII Rx_CLK同步； 增加前导码序列和帧起始定界符（SFD），通过MII/GMII发送到MAC/GMAC中。 4.5 通信电路设计 通信协议——LAPS处理（CRC校验） 常用CRC校验的生成多项式 4.5 通信电路设计 通信协议——LAPS处理（CRC校验） CRC-32校验电路 4.5 通信电路设计 通信协议——LAPS处理（扰码/解扰码） 扰码的作用 扰码就是作有规律随机化处理后的信码。 减少传输线路中长连“0”或长连“1”长度，保证接收机能提取到定时时钟信号； 使加扰后的信号频谱更能适合基带传输； 必威体育官网网址通信需要；  LAPS协议采用（X^43）+1自同步扰码/解扰码 4.5 通信电路设计 通信协议——LAPS处理（扰码/解扰码） 4.6 Verilog HDL简介 4.4 二进制乘法器