[信息与通信]第5章 组合逻辑电路.ppt

第5章 时序逻辑电路 本章内容 按照电路状态转换情况不同，时序电路分为同步时序电路和异步时序电路两大类。 按照电路中输出变量是否和输入变量直接相关，时序电路又分为米里（Mealy）型电路和莫尔（Moore）型电路。米里型电路的外部输出Z既与触发器的状态Qn有关，又与外部输入X有关。而莫尔型电路的外部输出Z仅与触发器的状态Qn有关，而与外部输入X无关。 5.2 时序逻辑电路的一般分析方法 一．分析方法 解：由于图5.2.1为同步时序逻辑电路，图中的两个触发器都接至同一个时钟脉冲源CP，所以各触发器的时钟方程可以不写。 （1）写出输出方程： （2）写出驱动方程： 5.3 计数器 5.3.1 二进制计数器 5.3.2 非二进制计数器 5.3.3 集成计数器的应用 计数器的分类： 按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。 按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。 按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。 5.3.1．二进制计数器 由于该电路的连线简单且规律性强，无须用前面介绍的分析步骤进行分析，只需作简单的观察与分析就可画出时序波形图或状态图，这种分析方法称为“观察法”。 用“观察法”作出该电路的时序波形图如图5.3.2所示，状态图如图5.3.3所示。由状态图可见，从初态0000（由清零脉冲所置）开始，每输入一个计数脉冲，计数器的状态按二进制加法规律加1，所以是二进制加法计数器（4位）。又因为该计数器有0000～1111共16个状态，所以也称16进制（1位）加法计数器或模16（M=16）加法计数器。 另外，从时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，也就是说，Q0、Ql、Q2、Q3分别对CP波形进行了二分频、四分频、八分频、十六分频，因而计数器也可作为分频器。 异步二进制计数器结构简单，改变级联触发器的个数，可以很方便地改变二进制计数器的位数，n个触发器构成n位二进制计数器或模2n计数器，或2n分频器。 将图5.3.1所示电路中FF1、FF2、FF3的时钟脉冲输入端改接到相邻低位触发器的端就可构成二进制异步减法计数器，其工作原理请读者自行分析。 D触发器组成的4位异步二进制减法计数器的逻辑图如图5.3.4所示是用4个上升沿触发的D触发器组成的4位异步二进制减法计数器的逻辑图。 用JK触发器和D触发器都可以很方便地组成二进制异步计数器。方法是先将触发器都接成T’触发器，然后根据加、减计数方式及触发器为上升沿还是下降沿触发来决定各触发器之间的连接方式。 2．二进制同步计数器 分析其翻转规律并与4位二进制同步加法计数器相比较，很容易看出，只要将图5.3.7所示电路的各触发器的驱动方程改为： 当控制信号X=1时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作加法计数；当控制信号X=0时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作减法计数，实现了可逆计数器的功能。 5.3.2 非二进制计数器 图5.3.11所示为由4个下降沿触发的JK触发器组成的8421BCD码同步十进制加法计数器的逻辑图。用前面介绍的同步时序逻辑电路分析方法对该电路进行分析： （1）写出驱动方程： 5.3.3 集成计数器的应用 解：因为N＝48，而74160为模10计数器，所以要用两片74160构成此计数器。 先将两芯片采用同步级联方式连接成100进制计数器，然后再借助74160异步清零功能，在输入第48个计数脉冲后，计数器输出状态为0100 1000时，高位片（2）的Q2和低位片（1）的Q3同时为1，使与非门输出0，加到两芯片异步清零端上，使计数器立即返回0000 0000状态，状态0100 1000仅在极短的瞬间出现，为过渡状态，这样，就组成了48进制计数器，其逻辑电路如图5.3.25所示。 用计数器辅以数据选择器可以方便地构成各种序列发生器。构成的方法如下： 第一步 构成一个模P计数器； 第二步 选择适当的数据选择器，把欲产生的序列按规定的顺序加在数据选择器的数据输入端，把地址输入端与计数器的输出端适当地连接在一起。 脉冲分配器是数字系统中定时部件的组成部分，它在时钟脉冲作用下，顺序地使每个输出端输出节拍脉冲，用以协调系统各部分的工作。 例5.3.3 试用计数器74161和数据选择器设计一列发生器。 解：由于序列长度P=8，故将74161构成模8计