[工学]EDA技术与应用1-4章.ppt

EDA技术与应用 江国强 编制 桂林电子工业学院 目 录　　 第1章 EDA技术概述 第2章 EDA工具软件使用方法 第3章 VHDL 第4章 Veilog　HDL 第5章 ＡHDL 第6章 常用ＥＤＡ工具软件 第7章 可编程逻辑器件 第8章 ＥＤＡ技术的应用 第1章 EDA技术概述 1.1 EDA技术及发展 1.2 EDA设计流程 1.3 硬件描述语言HDL 1.4 可编程逻辑器件 1.5 常用EDA工具 第2章 EDA工具软件的使用方法 2.1 MAX+plusII 的安装方法 2.2 MAX+plusII原理图输入法 2 .3 原理图输入的层次设计 第3章 VHDL 3.1 VHDL基础知识 3.2 VHDL语言要素 3.3 VHDL顺序语句 3.4 VHDL并行语句 3.5 VHDL库和程序包 3.6 VHDL设计流程 第4章 Verilog HDL 4.1 Verilog HDL入门 4.2 Verilog HDL的词法 4.3 Verilog HDL的语句 4.4 不同抽象级别的Verilog HDL模型 4.5 Verilog HDL设计流程 第5章 AHDL 5.1 基本AHDL设计结构 5.2 AHDL的基本元素 5.3 AHDL的语句 5.4 AHDL的使用 5.5 AHDL设计流程 第6章 常用EDA工具软件 6.1 Quartus II 6.2 ModelSim 6.3 NCLaunch 第7章 可编程逻辑器件 7.1 可编程逻辑器件的基本原理 7.2 可编程逻辑器件的设计技术 7.3 可编程逻辑器件的编程与配置 第8章 EDA技术的应用 8.1 组合逻辑电路设计应用 8.2 时序逻辑电路设计应用 第1章 EDA技术概述 1.2 EDA设计流程 1.3 硬件描述语言 1.3.2 Verilog HDL 1.5 常用EDA工具 第2章 EDA工具软件的使用方法 2.3 原理图输入法的层次化设计 第3章 VHDL 3.1 VHDL基本知识 3.2 VHDL语言要素 3.3?? VHDL顺序语句 3.4 VHDL并行语句 3.5 VHDL的库和程序包 第4章 Verilog HDL 4.1 Verilog HDL入门 4.2 Verilog HDL的词法 4.3 Verilog HDL的语句 4.4 不同抽象级别的Verilog HDL模型 4.5 Verilog HDL设计流程 3.6 VHDL设计流程 设计举例：计数显示译码电路的设计 计数显示译码电路的设计包括Cnt4e.vhd、Dec7s.vhd和TOP.gdf三个模块，其中Cnt4e.vhd和Dec7s.vhd是用VHDL编写的4位二进制计数器和共阴极7段显示译码器源程序，TOP. gdf则是以原理图输入法设计的顶层文件。在TOP. gdf原理图中以Cnt4e.vhd和Dec7s.vhd作为元件，设计一个8位计数显示译码电路。 （注：本节内容应结合实际操作讲述。） 编辑VHDL源文件 编译设计文件 编辑顶层设计文件 编译顶层设计文件 仿真顶层设计文件 锁定引脚 硬件调试 编程下载 设计流程 3.6.1 编辑VHDL源文件 执行“File” → “New…”命令菜单或按“新建”按钮出现“New”对话框，选择“Text Editor file”，按“OK” 编辑四位二进制计数器的源程序Cnt4.vhd 。 七段数码显示译码器的源程序Decl7s.vhd 。 3.6.2 创建源文件TOP.GDF 计数显示译码电路设计需要的元件 TOP顶层设计结果图 3.6.3 编译顶层设计文件 执行“MAX+plus”的“Compiler”命令，可对顶层设计文件进行编译。在编译中，自动完成编译网表提取（Compiler Netlist Extractor）、数据库建立（Database Builder）、逻辑综合（Logic Synthesizer）、逻辑分割（Partitioner）、适配（Fitter）、延时网表提取（Timing SNF Extractor）和编程文件汇编（Assembler）等操作。 在完成对图形编辑文件的编译后，系统并没有为设计文件自动生成元件符号，若要生成元件符号，则还要执行“File”菜单下的“Create Default Symbol”命令。 3.6.4 仿真顶层设计文件 8位计数显示译码电路的仿真波形 3.6.5 引脚锁定 首先在“Device Family”中选择“FLE10K”，在D