[工学]第3章_VHDL设计进阶.ppt

3.4.3 三态总线电路设计 图3-17 例3-15错误的综合结果 3.4.3 三态总线电路设计 library ieee; use ieee.std_logic_1164.all; entity tri is port (ctl : in std_logic_vector(1 downto 0); datain1， datain2，datain3， datain4 : in std_logic_vector(7 downto 0); q : out std_logic_vector(7 downto 0) ); end tri; architecture body_tri of tri is begin q = datain1 when ctl=00 else (others =Z) ; q = datain2 when ctl=01 else (others =Z) ; q = datain3 when ctl=10 else (others =Z) ; q = datain4 when ctl=11 else (others =Z) ; end body_tri; 【例3-16】 3.4.3 三态总线电路设计 图3-18 例3-16正确的综合结果 3.4.4 顺序条件语句IF语句 （1）IF 条件句 Then 顺序语句 END IF ; （2）IF 条件句 Then 顺序语句 ELSE 顺序语句 END IF ; （3）IF 条件句 Then IF 条件句 Then ... END IF END IF （4）IF 条件句 Then 顺序语句 ELSIF （5）顺序语句 IF 条件句 Then ... ELSE 顺序语句 END IF 第3章 VHDL设计进阶 3.1 4位加法计数器的VHDL描述 3.1.1 4位加法计数器 【例3-1】 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; END IF; END PROCESS ; END bhv; 3.1.2 整数、自然数和正整数数据类型 整数常量的书写方式示例如下： 1 十进制整数 0 十进制整数 35 十进制整数 10E3 十进制整数 16#D9# 十六进制整数 8#720# 八进制整数 2 二进制整数 3.1 4位加法计数器的VHDL描述 3.1.3 4位加法计数器的另一种表达方式 【例3-2】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; END IF; Q = Q1 ; END PROCESS ; END bhv; 3.1.3 4位加法计数器的另一种表达方式 4位加法计数器由两大部分组成： 图3-1 4位加法计数器RTL电