[工学]第二讲、Quartus II开发环境及嵌入式逻辑分析仪使用.ppt

第二讲、Quartus Ⅱ 开发环境 §3.1. Quartus Ⅱ软件简介 §3.2. Quartus Ⅱ软件主窗口 §3.3. Quartus Ⅱ各功能窗口 §3.4. 嵌入式逻辑分析仪使用 Quartus是Altera公司的全功能，多平台的开发平台，同时也是一个综合性的SOPC开发环境。Quartus包括了针对CPLD和FPGA开发过程中所有阶段的解决方案。 如图所示是利用Quartus进行CPLD/FPGA开发的基本流程框图。从图中可以看出，Quartus软件实现了从设计输入到下载的所有功能。 在设计输入阶段，Quartus提供了多种输入编辑器,支持硬件描述语言，图形描述的输入。同时还通过MegaWizard提供参数化的模型库。 综合阶段, 除了自身的综合器,Quartus还支持多种主流的第三方的综合工具。这些综合工具可以无缝的衔接到Quartus的设计开发流程中。 布局布线主要由Quartus的Fitter等工具完成。 Quartus软件同时也支持增量编译，LogicLock 。 Quartus的时序分析工具提供设计实现中的各种时序分析报告，用以对设计做进一步的时序优化。 Quartus也包含一个仿真器，并可以图形模式进行波形仿真，用以实现设计逻辑的功能和时序仿真。 Quartus软件的编程器不仅具有汇编下载功能，也支持编程文件格式的转换，以支持目标系统不同的下载方式。 §2.2. Quartus 软件主窗口 这是Quartus软件界面的主要部分，所有的输入设计文档都在此窗口显示和编辑。 Project Navigator显示了当前工程的相关信息，并以图形的方式显示出工程的层次体系结构，显示工程的文件，设计单元信息。同时也显示出工程设计消耗的资源信息。 通过Project Navigator的Files栏，可以在设计输入文件中快速的选择切换。 通过右键-Customize Columns可以定制Project Navigator的显示信息。 Status窗口显示Quartus软件在综合和编译过程中的进度，并显示各项操作使用的时间。 Message窗口显示Quartus软件在处理过程中的各种输出信息，比如综合过程的警告信息，以及输入文件的出错信息。在设计输入过程中，主要就通过Message窗口的输出信息对设计输入进行修改。 Quartus软件也提供Tcl控制台窗口，quartus软件的各项操作都可以通过Tcl Console输入命令和用户编写Tcl脚本来实现。 §2.3. Quartus II 各功能窗口 在菜单栏选择Assignments-Setting或者点击快捷建Ctl+Shift+E进入Setting窗口。 和当前工程相关的所有设置信息都可以在这个窗口找到。包括设计项目文件管理，用户库设置，器件选择和设置。EDA工具设置，综合设置，仿真设置，时序分析设置，优化设置等。 其中最基本的也就是Device选项，包括FPGA器件的选择，不用的管脚设置等，这是任何一个工程都必须做的配置。 在菜单栏选择Tools-Compiler Tool即打开Compiler Tool窗口。 Quartus软件工具栏提供了对工程进行完全编译的按钮，通过Compiler Tool窗口，可对设计中的各个流程进行单独的操作并分别查看每一步的输出结果。 波形仿真之前要新建向量波形文件并设置好各输入端的波形。 新建向量波形文件之后即进入编辑界面，在编辑界面下，用户可以导入需要仿真的节点，并利用波形绘制工具各输入端的波形。 在菜单栏选择Tools-Timing Analyzer Tool即打开Timing Analyzer Tool窗口。 Timing Analyzer Tool对综合后的工程做时序分析，给出各项时序参数，并计算出现有设计运行的最高频率，同时给出最差的时序情况，以便进一步的进行约束和优化。 三项主要缺点： 内核的尺寸限制了FPGA中逻辑资源的利用。此外 由于波形数据占用FPGA内部存储器，使信号采样的数 据量有限。 设计工程师必须放弃把内部存储器用于调试，存储 器的利用取决于系统的设计。 内部逻辑分析仪只工作于状态模式。它们捕获的数 据与规定的时钟同步，而不能提供信号定时关系。 数据捕获分为两类： 异步捕获获取信号的时间信息。在这个模 式中，逻辑分析仪内部时钟用于数据取样，取 样速度越快，测量分辨率越高。在目标设备与 分析仪捕获的数据之间, 没有固定的时间关系。 当SUT信号间的时间关系成为主要考虑 因素时，通常使用这种捕获模式。 同步捕获用于获取SUT“状态”。一个源自 SUT的信号确定了取样点（何时、间隔多久一 次）。用于为捕获确定时间的信号可以是系统 时钟