[工学]第五章_EDA设计优化.ppt

X * WPN = ( c - s) y + c ( x - y) + j [ ( c + s) x - c ( x -y) ] 此时的复数乘法只需要3 次实数乘法、1 次加法和2 次减法,这样在一个蝶形中便可减少1 次高位宽的实数乘法, 但这样做的额外代价是存储ROM。 Exp(9) Exp(9)例化部分 X *WPN = (x +jy) (c +js) =xc +jsx +jcy -sy = xc -sy +j (sx +cy) * 第五章 设计优化和设计方法 5.1 面积优化 FPGA/CPLD资源的优化具有实用意义： （1）通过优化，可以使用规模更小的可编程逻辑芯片，从而降低系统成本。 （2）对于许多可编程逻辑器件，由于布线资源有限，耗用资源过多而严重影响电路性能。 （3）为以后的技术升级，留下更多的可编程资源，方便添加产品的功能。 （4）对于多数可编程逻辑器件，资源耗用太多会使器件功耗显著上升。 5.1.1 资源共享 例5-1A (exp1) 乘与加 例5-1B (exp2) 加与乘 5.1.2 逻辑优化 例5-2A exp(3) 在此构建了一个两输入的乘法器：mc = ta * tb; 例5-2B exp(4) 5.1.3 串行化 对8个16位数据进行乘法和加法运算，即 yout = a0 × b0 + a1 × b1 + a2 × b2 + a3 × b3 例5-3A exp(5) 例5-3B exp(6) 5.2 速度优化 5.2.1 流水线设计 显然该设计从输入到输出需经过的时间至少为Ta，就是说，时钟信号clk周期不能小于Ta。 使用流水线 其最高频率为： 流水线工作图示 例5-4A exp(7) 例5-4B exp(8) 如果其中的两个组合逻辑块的延时差别过大，如T1大于T2，于是其总体的工作频率Fmax取决于T1，即最大的延时模块，从而导致设计的整体性能受到限制。 5.2.2 寄存器配平 设计的Fmax将由t1决定，由于t1T1，显然设计的速度得到了提高。 5.2.3 关键路径法 5.3 算法优化 例5.5 蝶型单元的优化设计 一个基2 (radix - 2) 的基于频率抽取(DIF) 复数蝶形运算的模型如图 X *WPN = (x +jy) (c +js) =xc +jsx +jcy -sy = xc -sy +j (sx +cy) *