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第二章 逻辑门电路 2－3 TTL集成逻辑门电路 其中 和 分别为 和 导通时的漏源电阻， 一般使 , 因此VOL接近0V。 所以 。 CMOS传输门(TG)是一种CMOS电路的基本形式，如图2-39（a）所示，它将一只PMOS管和一只NMOS管相并联而成，两管的源极相连做信号输入端，而漏极相连做信号输出端，两管的栅极各自独立加上互补的控制信号C 和 ,由于NMOS管的漏极结构对称,可以交换使用,故称为双向传输门. 图(b)是CMOS三态门的另一种结构。 VC为高电平时，T1和T4均截止，此时输出F为高阻态； VC为低电平时， T1和T4均导通，电路是反相器，输出 ， 其逻辑符号如图2.41(c)所示。 4、CMOS三态门 图2.41(a)所示的三态门由CMOS反相器和传输门组成，TG代表传输门，框内表有相同数字1的两端在VC的控制下或者短接，或者断开成为高阻状态。 图2.41 CMOS三态门 图2.41 CMOS三态门 0 0 0 0 0 1 1 1 1 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 0 1 0 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 1 0 1 1 0 0 1 0 0 1 0 1 1 1 0 1 0 0 1 1 1 1 1 0 0 0 0 0 Fb Fa C B A Fb Fa C B A 负 逻 辑 正 逻 辑 表2－2 二极管门电路正负逻辑真值表 与 或 或 与 Fa=ABC Fb=A+B+C (正逻辑） 2. Fa= A+B+C Fb= ABC (负逻辑） 2.2.2、电阻－晶体管逻辑门（RTL） F2=F1=A+B 图2.13 RTL或/或非门 特点：输出低电平为低内阻，输出高电平为高电阻。输出高电平时，带负载能力差，很快被DTL所代替。 符号表示有源下拉（饱和），无源上拉（截止）。 A或B之一为高电平，则T1或T2饱和F1为低电平；只有A、B均为低电平，T1、T2均截止F1为高电平即 2.2.3 二极管－晶体管逻辑门（DTL) 二极管与门＋反相器 F=ABC 逻辑功能： R2在T由饱和到截止时，给基区存储电荷提供放电回路。 特点：在T1饱和时（即A=B=C=5V时），DA、DB、DC均截止，因而不对前级电路造成负担。 这种电路的tpd较长，大于25ns。 图2.14 DTL与非门 2.3.1、TTL与非门 一、简单TTL与非门 多发射极管T1代替DA,DB,DC构成与门是提高TTL门电路工作速度的关键措施。 当A、B、C为高电平时，T1的发射极电压高于集电极电压，处于倒置工作状态。T2因有足够基极电流而饱和，VOL≤0.3V 当A、B、C之一由高电平变为低电平瞬间，仍有Vb2＝0.7v，而T1饱和Ic1很大，此电流是T2的反向基极电流，很快拉走基区的存储电荷，使T2迅速脱离饱和经过放大区而迅速截止，从而大大缩短了传输延迟时间。 二、TTL与非门电路 T6网络使T5输出低电平时处于浅饱和，输出低电平近似为0.4V。浅饱和状态使T5可以很快从饱和转向截止，有利于数据的高速传输。 图2.16 TTL与非门 TTL门输出不能并联 TTL输出端并联，会造成T4电流过大而损坏。 4.3v ? 扇入系数Ni和扇出系数NO 扇入系数NI是输入端的个数， 通常NI 2. 扇出系数NO是指驱动同类门的个数,通常 ≤5 其它类型TTL门电路 三态逻辑门（TSL） 集电极开路TTL门（OC门） 集电极开路TTL门（OC门） b 线与逻辑： 三态逻辑门（TSL） C=0, 传输状态， C=1, 高阻状态， 或称禁止状态。 C=1 ? P=0, Vb1=1V Vb4=1V, T2,T5截止，且 T4, D2截止。 三态： 0，1，高阻抗 图2.30数据总线结构 数据总线上可连接多个三态门，门1~5向总线发送数据，门6~10从总线接收数据。任何时刻，向总线发送数据的门，只能是门1~5中的一个，而接收数据的门则可以是门6~10这的任意个。 2-5 MOS逻辑门 2.5.1 NMOS逻辑门电路 1、NMOS反相器 2、NMOS逻辑门 2.5.2 CMOS门电路 1、CMOS反相器 2、CMOS门电路 3、CMOS传输门和模拟开关 4、CMOS三态