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Verilog硬件描述语言基础 简介 HDL——Hardware Description Language 简介 发展概况 Verilog: 1983年Gateway Design Automation为其模拟器开发的硬件建模语言； 专用、用于模拟、仿真 1990 OVI(Open Verilog International) 1995 成为IEEE标准Std1364-1995 可用于模拟、仿真、综合的硬件建模 简介 Verilog 的特征 支持多级建模方式 算法、行为级建模 寄存器传输(RTL)级建模 门级建模 开关级建模 简介 支持多种建模方式 行为功能建模方式 结构建模方式 数据流建模方式 简介 层次描述，在描述中显式进行时序建模 提供了强大的硬件建模能力，内嵌的任务和函数 类C语言，易学 已成为业界标准 可通过PLI与C接口 提供原语描述能力 简介 EDA工具对Verilog的支持良好 Simulation Tools Verilog－XL： 业界的黄金模拟器 VCS（ViewLogic） NC－Verilog NC_Sim(兼容Verilog、VHDL混合结构的描述形式） Synthesis Tools Synopsys DesignCompiler VeriBest、 Ambit 、 RTL－Compiler Magma Emulation Tools QuickTurn、 Palladium ModelSource、 Vstation Arms、 Motorola 简介 混合建模能力 二、 Verilog的总体结构 1 总体描述方式 二、 Verilog的总体结构 模块的基本描述形式： module module_name(input/output_port list); Declarations: input/output_port declarations; reg,wire,parameter,function,task,UDP…. Statements: initial statements always statements Gate/Module instantiation UDP instantiation assign statements endmodule 二、 Verilog的总体结构 描述方式说明 二、 Verilog的总体结构 行为功能描述 二、 Verilog的总体结构 数据流描述方式 一、Verilog HDL描述的层次 1、结构化、层次式描述 2、行为、功能描述 3、电路级描述 Verilog类C语言的特征 行为描述时可采用类C的语言结构 if…else case for while 赋值语句结构与C的语言结构相似 算术、逻辑操作与C的语言相似 三、Verilog语言要素 模块的基本描述形式： module module_name(input/output_port list); Declarations: input/output_port declarations; reg,wire,parameter,function,task,UDP…. Statements: initial statements always statements Gate/Module instantiation UDP instantiation assign statements endmodule 三、Verilog语言要素 1、标识符 不能使用保留字作标识符 三、Verilog语言要素 2、数据类型 2.1 verilog 的允许基本逻辑值 0： 逻辑0/真 1: 逻辑1/假 x: 未知（） z： 高阻 三、Verilog语言要素 2.2 常量类型 整型 ?b、o、d、h分别表示二进制数、八进制数、十进制数、十六进制数 ?用数字表示数据宽度 3′b101表示3位二进制数101 8′hdf表示8位16进制数df 实型 字符串型 三、Verilog语言要素 2.3 信号类型 ?线网类型 ?寄存器类型 三、Verilog语言要素 线网类型 wire tri wor wand trior triand trireg tri1 tri0 supply0 supply1 三、Verilog语言要素 wand: 线与 三、Verilog语言要素 寄存器类型 reg 并不一定代表设计中实际的寄存器 reg数据类型说明时要注意数据长度问题 integer数据类型说明时要注意数据长度问题