[信息与通信]VHDL-10.ppt

例：素数检测器的设计p.287（表4-53） library ieee; use ieee.std_logic_1164.all; ? entity prime is port (n: in std_logic_vector (3 downto 0); f: out std_logic); end prime; architecture rtl1 of prime is signal n3l_n0,n3l_n2l_n1,n2l_n1_n0 ,n2_n1l_n0:std_logic; begin n3l_n0 = not n(3) and n(0); n3l_n2l_n1 = not n(3) and not n(2) and n(1); n2l_n1_n0 = not n(2) and n(1) and n(0); n2_n1l_n0 = n(2) and not n(1) and n(0); f= n3l_n0 or n3l_n2l_n1 or n2l_n1_n0 or n2_n1l_n0; end rtl1; VHDL中的资源：库和包集合 Library 库 编译后数据的集合，存放包集合定义、实体定义、构造体定义和配置定义，其功能相当于其他操作系统中的目录，经过说明后，设计中就可以使用库中的数据，实现共享； 库的使用 当使用库时，需要说明使用的库名称，同时需要说明库中包集合的名称及范围； 每个实体都应独立进行库的说明；库的说明应该在实体之前； 经过说明后，实体和结构体就可以自动调用库中的资源； 库的使用 库说明语句格式 library 库名； use 库名.包集合名.范围（或项目名）; 例 ： library ieee； use ieee.std_logic_1164.all; 库的主要种类 ieee库 std库 work库 用户定义库 ASIC库 ieee库 含有IEEE的标准包集合“std_logic_1164”以及一些大公司提供的包集合； 使用前必须进行说明； 例 ： library ieee； ieee库中的重要包集合 std_logic_1164： 定义了std_logic数据类型及相应运算； std_logic_arith：定义了signed和unsigned数据类型、相应运算和相关类型转换函数； std_logic_signed与std_logic_unsigned：定义了一些函数，可以使std_logic_vector类型被当作符号数或无符号数一样进行运算。 std库 VHDL标准所含的资源库，含有“standard”包集合和“textio”包集合，对所有预定义的数据类型、运算规则、函数和语法进行表达； 使用standard”包集合时无需说明； work库与用户定义库 work库： work库为当前设计文件的保存目录； work库使用时通常无须说明；但在结构设计中进行元件的宏调用时需要说明； 例：use work.all； 用户定义库： 由用户自定义生成，使用时需说明(指定库所在的路径)； ASIC库 由各公司提供，存放与逻辑门一一对应的实体，用于ASIC设计的门级仿真，使用时需加以说明； 例：library altera; use altera.maxplus2.all; library lpm； use lpm.lpm_components.all； 包集合： package 用于保存VHDL语言中经常使用的类型定义、信号定义、常数定义、元件定义、函数定义和过程定义等（类似于C语言中的include语句），方便不同模块的设计中公共定义的共享； 包集合在使用前必须采用use语句进行说明（在设计程序的最前面）； 包集合内容可以由用户自行定义； 包集合的定义与结构 package 包集合名 is 说明语句；（只有名称） end 包集合名； package body包集合名 is 说明语句； （完整定义） end 包集合名； 包集合的简单定义 library ieee; use ieee.std_logic_1164.all; packge upac is constant k: integer := 4; subtype cpu_bus is std_logic_vector(k-1downto 0); end upac; 包集合的详细定义 library ieee; use ieee.std_logic_1164.all; packge upac is constant k: integer := 4; subtype cpu_bus is std_logic_vector(k-1downto 0); function conv_