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[信息与通信]有限状态机的VHDL
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DDS
2005-11-14 1
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C / D
/ E /
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VHDL
VHDL
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TYPE IS OF ;
TYPE IS ;
TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ;
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TYPE m_state IS ( st0st1st2st3st4st5 ) ;
SIGNAL present_statenext_state : m_state ;
2005-11-14 4
IP
VHDL
FSM ProcessProcessProcess
1. Process
Process
2. Process
Process
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3. Process
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IP
FSM: s_machine
PROCESS current_state PROCESS
clk
REG COM
comb_outputs
reset
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