[信息与通信]第10章触发器和时序逻辑电路.ppt

10.2.2 十进制计数器 选用4个CP下降沿触发的JK触发器F0、F1、F2 、F3。 F0：每来一个CP计数脉冲翻转一次； F2：在Q0 和Q1都为1时，再来一个计数脉冲才翻转； F3：在Q0、Q1和Q2都为1时，再来一个CP计数脉冲才翻转，但在第10个脉冲到来时Q3应由1变为0； F1：在Q0为1时，再来一个CP计数脉冲才翻转，但在Q3为1时不得翻转； 第2页 驱动方程 第2页 2、异步十进制加法计数器 第2页 1、由触发器构成N进制计数器 由触发器组成的N进制计数器的一般分析方法是：对于同步计数器，由于计数脉冲同时接到每个触发器的时钟输入端，因而触发器的状态是否翻转只需由其驱动方程判断。而异步计数器中各触发器的触发脉冲不尽相同，所以触发器的状态是否翻转除了考虑其驱动方程外，还必须考虑其时钟输入端的触发脉冲是否出现。 第2页 例：分析图示计数器为几进制计数器。 第2页 列状态表的过程如下：首先假设计数器的初始状态，如000，并依此根据驱动方程确定J、K的值，然后根据J、K的值确定在CP计数脉冲触发下各触发器的状态。在第1个CP计数脉冲触发下各触发器的状态为001，按照上述步骤反复判断，直到第5个CP计数脉冲时计数器的状态又回到初始状态000。即每来5个计数脉冲计数器状态重复一次，所以该计数器为五进制计数器。 第2页 4位集成同步二进制加法计数器74LS161 ①Cr=0时异步清零。 ②Cr=1、LD=0时同步置数。 ③Cr=LD=1且CP=P=1时，按4位自然二进制码同步计数。 ④Cr=LD=1且CPT·CPP=0时，计数器状态保持不变。 第2页 用集成计数器构成N进制计数器的方法：利用清零端或置数端，让电路跳过某些状态来获得N进制计数器。 用74LS161构成十二进制计数器 将状态1100 反馈到清零端 归零 将状态1011 反馈到清零端 归零 第2页 用异步归零构成十二进制计数器，存在一个极短暂的过渡状态1100。十二进制计数器从状态0000开始计数，计到状态1011时，再来一个CP计数脉冲，电路应该立即归零。然而用异步归零法所得到的十二进制计数器，不是立即归零，而是先转换到状态1100，借助1100的译码使电路归零，随后变为初始状态0000。 第2页 高位片计数到3（0011）时，低位片所计数为16×3=48，之后低位片继续计数到12（1100），与非门输出0，将两片计数器同时清零。 16×16=256 用74LS161构成256进制和60进制计数器 第2页 用74LS161构成8421码60进制和24进制计数器 第2页 集成异步十进制计数器74LS90 引脚排列图 74LS90真值表 第2页 异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。 100进制计数器 用74LS161构成N进制计数器 第2页 60进制计数器 64进制计数器 第2页 检验学习结果 时序逻辑电路有何特点？什么是同步时序逻辑电路？何谓异步时序逻辑电路？如何区分米莱型和莫尔型电路？ 试用74LS161集成集成计数器构成一个十二进制计数器？要求用反馈预置法实现。 你能否用74LS90构成一个八进制计数器？ 答案在书中找 何谓计数器的自启动 能力？ 第2页 10.3 寄存器 在数字电路中，用来存放二进制数据或代码的电路称为寄存器。 寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。 按照功能的不同，可将寄存器分为数码寄存器和移位寄存器两大类。数码寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。 第2页 10.3.1 寄存器 即：无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D3～D0，就立即被送入进寄存器中，有 异步复位端为低电平时，寄存器清零；高电平时：无CP脉冲到来寄存器保持原态，CP上升沿到来后置数。 第2页 构成寄存器的常用芯片有74LS77（四位双稳锁存器）、74LS100（八位双稳锁存器）、74LS174（六位寄存器）等。其中锁存器属于电平触发，在送数状态下，输入端送入的数据电位不能变化，否则将发生“空翻”。下图是74LS174管脚引线功能图，芯片内六个触发器共