[信息与通信]第7章并行通信和并行接口.ppt

例2：8255A接口电路如图所示。已知控制字寄存器的端口地址为103H，编写程序段。要求初始时D0亮，其余不亮，D0亮一秒后移位一次，D1亮，其余不亮，如此每隔一秒移位一次，每移位8次为一个循环，共循环8次。（已知一个延时1秒的子程序入口地址为DELAY1S）。 第7章 并行通信和并行接口 7.1 并行通信概述 7.2 可编程并行接口芯片8255A 7.3 IBM PC/XT中的8255A的使用 7.1 并行通信概述 1. 并行通信 —— 实现并行通信的接口。 与串行通信相比，在同样的传输率下，并行通信的传输速度快，但它比串行通信所用的电缆多。因此，并行通信常用在传输距离较短，数据传输率较高的场合。 2. 并行接口 —— 数据的各位同时传送。 7.1.1 并行通信概述 并行接口类型：并行输入口、并行输出口、并行输入/输出口 3. 硬件实现 （1）简单并行接口 （2）可编程并行接口芯片 例：通用可编程并行接口芯片有8155A/8156A、8255A等。 例：可用锁存器/驱动器74LS244或74LS373等构成简单并行输入或输出接口，用74LS245等可构成双向并行接口。 7.1.2 可编程并行接口芯片8255A 1. 8255A的内部结构 2. 8255A的引脚特性 3. 8255A的控制字 5. 8255A应用举例 4. 8255A的工作方式 1. 8255A的内部结构 8255A内部结构： 四个端口寄存器： A端口 B端口 C端口 控制端口 两组控制电路： 一个数据总线缓冲器 一个读/写控制逻辑电路 A组 B组 数据总线 缓冲器 读/写 控制逻辑 CS RESET A1 RD WR PC7~PC4 PB7~PB0 PA7~PA0 端口A 端口B 数据总线 B组 控制 A0 A组 控制 端口C 上半部分 端口C 下半部分 PC3~PC0 控制端口 未画出 图 8255A的内部结构框图 （1）三个输入/输出端口 注意：当端口A、B工作在方式1和端口A工作在方式2时，C口作为联络信号使用。故将端口C分为C口上半部分（PC7~PC4）和C口下半部分（PC3~PC0），分别由A、B口两组控制电路控制。 8位双向I/O口 输出锁存/缓冲、输入锁存/缓冲 工作在方式 ：0、1、2 端口A： 端口B： 8位双向I/O口 输出锁存/缓冲、输入锁存/缓冲 工作在方式 ：0、1 端口C: 8位双向I/O口 输出锁存/缓冲、输入缓冲 工作在方式 ：方式0、按位置位/复位方式 状态字由C口读入，反映方式1和2的中断允许及联络信号情况 （2）两组控制电路 （3）数据总线缓冲器 A组控制：控制PA7~PA0和PC7~PC4 B组控制：控制PB7~PB0和PC3~PC0 CPU通过8255A输入的数据 CPU通过8255A输出的数据 CPU写给8255A的控制字 CPU从8255A读入的状态字 传送的信息 接收CPU来的地址和控制信号，控制8255A完成读/写操作 。 （4）读/写控制电路 2. 8255A的引脚特性 8255A是一个40引脚双列直插的集成芯片, 其引脚分为五类： （1）数据线 （2）I/O端口线 PA7~PA0：双向，端口A数据信号线。 PB7~PB0：双向，端口B数据信号线。 PC7~PC0：双向，端口C数据信号线。 8255A的引脚逻辑图 （3）地址线 A1 A0 0 0 A口 0 1 B口 1 0 C口 1 1 控制口 D7~D0：双向三态，用于传送信息。 A1、A0：输入，用于寻址8255A的内部端口。 （4）控制线 RESET：复位信号，输入。连接微机总线的RESET。用于使8255A复位，高电平有效。 8255A所有内部寄存器被清零，同时，3个数据端口被自动设置为输入方式，对应引脚均为高阻态。 Vcc：电源线，+5V。GND：接地端。 CS：片选信号，输入。用于选中8255A芯片，低电平有效。 RD：读信号，输入。连接微机总线I/O读信号，用于控制8255A读操作，低电平有效。 WR：写信号，输入。连接微机总线I/O写信号，用于控制8255A写操作，低电平有效。 （5）电源与地线