[信息与通信]第7讲02+ARM微处理器+.ppt

● sys（系统模式）： 运行具有特权的操作系统任务。 ● und（未定义指令中止模式）：当未定义的指令执行时进入该模式，可用于支持硬件协处理器的软件仿真。 (4) 每种模式都有某些附加的寄存器，用来避免异常出现时用户模式的状态不可靠。 (5) 系统模式仅存在于ARM体系结构v4以上的版本中，它与用户模式拥有完全相同的寄存器，供需要访问系统资源的操作系统任务所使用，与异常的发生无关。 ARM处理器在每一种处理器模式下均有一组相应的寄存器与之对应。即在任意一种处理器模式下，可访问的寄存器包括15个通用寄存器（R0～R14）、一至二个状态寄存器和程序计数器。在所有的寄存器中，有些是在7种处理器模式下共用的同一个物理寄存器，而有些寄存器则是在不同的处理器模式下有不同的物理寄存器。 C：可用如下4种方法之一设置： ① 加法（包括比较指令CMN）。若加法产生进位（即无符号溢出），则C置1；否则置0。 ② 减法（包括比较指令CMP）。若减法产生借位（即无符号溢出），则C置0；否则置1。 ③ 对于结合移位操作的非加法／减法指令，C置为移出值的最后1位。 ④ 对于其他非加法／减法指令，C通常不改变。 V：可用如下两种方法设置，即 ① 对于加法或减法指令，当发生带符号溢出时，V 置1，认为操作数和结果是补码形式的带符号整数。 ② 对于非加法／减法指令，V通常不改变。 Q：指示增强型DSP指令中是否出现溢出或饱和，仅出现 在ARM体系结构v5以上版本的E变量中。 对于程序员而言，C和V的使用在大多数情况下都有 一个简单的条件测试，并不一定需要计算出条件码的精 确值即可得到需要的结果。 Thumb状态与ARM状态的寄存器关系如下图所示。 ● Thumb状态R0～R7与ARM状态R0～R7是一致的。 ● Thumb状态CPSR和SPSR与ARM的状态CPSR和SPSR是一致的。 ● Thumb状态SP映射到ARM状态R13。 ● Thumb状态LR映射到ARM状态R14。 ● Thumb状态PC映射到ARM状态PC（R15）。 在Thumb状态下，寄存器R8～R15（高寄存器）并不是标准寄存器集的一部分。汇编语言编程者访问它虽有限制，但可以将其用做快速暂存存储器，将R0～R7（Lo-RegisteRs，低寄存器）中的值传送到R8～R15（Hi-RegisteRs，高寄存器）。 7.4.1 ARM体系结构的异常类型 ARM体系结构支持7种类型的异常，异常类型、异常处 理模式和优先级如表所示。异常出现后，强制从异常类 型对应的固定存储器地址开始执行程序。这些固定的地 址称为异常向量（ExceptionVectoRs）。 7.4.2 异常类型的含义 （1）复位 当处理器的复位电平有效时，产生复位异常，ARM处理器立刻停止执行当前指令。复位后，ARM处理器在禁止中断的管理模式下，程序跳转到复位异常处理程序处执行（从地址00xFFFF0000开始执行指令）。 （2）未定义指令异常 当ARM处理器或协处理器遇到不能处理的指令时，产生未定义指令异常。当ARM处理器执行协处理器指令时，它必须等待任一外部协处理器应答后，才能真正执行这条指令。若协处理器没有响应，就会出现未定义指令异常。若试图执行未定义的指令，也会出现未定义指令异常。未定义指令异常可用于在没有物理协处理器（硬件）的系统上，对协处理器进行软件仿真，或在软件仿真时进行指令扩展。 （3）软件中断异常（SoftWaRe InteRRupt，SWI） 软件中断异常由执行SWI指令产生，可使用该异常机制实现系统功能调用，用于用户模式下的程序调用特权操作指令，以请求特定的管理（操作系统）函数。 （4）指令预取中止 若处理器预取指令的地址不存在，或该地址不允许当前指令访问，存储器会向处理器发出存储器中止（Abort）信号，但当预取的指令被执行时，才会产生指令预取中止异常。 （5）数据中止（数据访问存储器中止） 若处理器数据访问指令的地址不存在，或该地址不允许当前指令访问时，产生数据中止异常。存储器系统发出存储器中止信号。响应数据访问（加载或存储）激活中止，标记数据为无效。在后面的任何指令或异常改变CPU状态之前，数据中止异常发生。 （6）外部中断请求（IRQ）异常 当处理器的外部中断请求引脚有效，且CPSR中的I位为0时，产生IRQ异常。系统的外设可通过该异常请求中断服务。IRQ异常的优先级比FIQ异常的低。当进入FIQ处理时，会屏蔽掉IRQ异常。 （7）快速中断请求（FIQ）异常 当处理器的快速中断请求引