[信息与通信]逻辑代数硬件描述语言基础.ppt

第二章 逻辑代数 各种表示方法之间的转换 从真值表到表达式转换实例 2.1.3 逻辑函数的代数法化简 2.2.3 用卡诺图表示逻辑函数 任何一个逻辑函数要想画出它的卡诺图，第一步要做的就是把它变成最小项的形式，只有把这个逻辑函数变成它的最小项的形式以后才能画出它的卡诺图。 一个逻辑函数的卡诺图就是将次函数的最小项表达式中的各最小项相应地填入一个特定的方格图中，把这些小方格按照一定规律排列起来就组成了卡诺图。 三变量卡诺图 (4)用卡诺图表示逻辑函数 2.3 硬件描述语言Verilog HDL基础 硬件描述语言Verilog HDL类似于高级程序设计语言（如C语言等），它是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式。 硬件描述语言Verilog HDL能被计算机识别和处理， 2.3.2 变量的数据类型 在程序运行过程中其值可以改变的量称为变量。 在Verilog中，变量有两大类数据类型： 一类是线网类型， 另一类是寄存器类型。 2.3.3 Verilog程序的基本结构 Verilog使用一个或多个模块对数字电路建模，一个模块可以包括整个设计模型或者设计模型的一部分，模块的定义总是以关键词module开始，以关键词endmodule来结尾。 例：图中给出输入变量A、B、C的真值表，填写函数的卡诺图 A B C F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 1 1 0 0 0 A BC 0 1 00 01 11 10 1 1 1 0 0 0 0 0 AB ABC F= ABC + AB 得： 图形法化简函数 例：已知函数： 求其最简与或式 01 00 01 11 10 00 11 10 CD AB 解： ? 填函数的卡诺图 1 1 1 1 1 1 1 ? ? ? ? 0 0 0 0 0 ? 化简 不考虑约束条件时： 考虑约束条件时： 01 00 01 11 10 00 11 10 CD AB 1 1 1 1 1 1 1 ? ? ? ? 0 0 0 0 0 计算机HDL的处理包括两方面 逻辑仿真 逻辑综合 逻辑仿真是指用计算机仿真软件对数字逻辑电路的结构和行为进行预测，仿真器对HDL描述进行解释，以文本形式或时序波形图形式给出电路的输出。在电路被实现之前，设计人员根据仿真结果可以初步判断电路的逻辑功能是否正确。 逻辑综合是指从HDL描述的数字逻辑电路模型中导出电路基本元件列表以及元件之间的连接关系的过程。据此制作出集成电路或印制电路板。 Verilog的基本语法规则 为了对数字电路进行描述（常称为建模）， Verilog规定了一套完整的语法结构，我们介绍Verilog基本语法规则。 1.间隔符 Verilog的间隔符包括空格符（\b)、Tab键(\t)、换行符(\n)及换页符。 如果间隔符并非出现在字符串中，则该间隔符被忽略。 所以编写程序时，可以跨越多行书写，也可以在一行内书写。 间隔符起分隔文本的作用，在必要的地方插入适当的空格或换行符，可以使文本错落有致，便于阅读与修改。 2.注释符 Verilog支持两种形式的注释符：/*----*/和//。 其中/*----*/为多行注释符，用于写多行注释； //为单行注释符，以双斜线//开始到行尾结束为注释文字。 注释只是为了改善程序的可读性，在编译时不起作用。 3.标识符和关键词 给对象（如模块名、电路的输入与输出端口、变量等）取名所用的字符串称为标识符，标识符通常由英文字母、数字、$符和下划线组成，并且规定标识符必须以英文字母或下划线开始，不能以数字或$符开头。标识符时区分大小写的。 例如： clk、counter8、_、bus_A等都是合法的标识符; 2cp、$latch、a*b则是非法的标识符； A和a是两个不同的标识符。 关键词是Verilog本身规定的特殊字符串，用来定义语言的结构，通常为小谢的英文字符串。 例如，module、endmodule、input、output、wire、reg、and等都是关键词。关键词不能作为标识符使用。 4.逻辑值集合 为了表示数字逻辑电路的逻辑状态， Verilog规定了4种基本的逻辑值 4种逻辑状态的表示 高组态 不确定的值（未知状态 逻辑1、逻辑真 逻辑0、逻辑假 x或Z x或X 1 0 5.常量及其表示 在程序运行过程中，其值不能被改变的量 称为常量。 Verilog中有两种类型的常量：整数型常量和实数型常