ALTERA公司STRATIX系列可编程逻辑器件介绍.doc

目 录 1概述 6 2基于块的设计方法 6 3STRATIX系列器件介绍 7 3.1STRATIX系列器件所具有的新特性： 7 3.2STRATIX系列器件内部结构 7 3.3内部连线 8 3.4内部存储单元 8 3.5内置DSP单元 10 3.6I/O接口 12 3.7时钟系统 12 3.8远程升级功能 13 3.9其他 13 4STRATIX器件家族及封装 13 表目录 表1 STRATIX内部存储单元特性 9 表2 STRATIX器件内部存储单元容量及最大带宽 9 表3 STRATIX系列器件乘法器列表 12 表4 STRATIX系列器件I/O端口支持标准 12 表5 STRATIX器件家族 14 表6 STRATIX系列器件封装 14 图目录 图1可编程逻辑设计方法演进趋势 6 图2基于STRATIX系列器件的设计流程 7 图3 STRATIX系列器件内部结构 8 图4 STRATIX系列器件内部存储单元 9 图5 DSP单元内部结构 10 图6 DSP单元实现四组2输入乘法器 10 图7 DSP单元实现两组2输入乘法累加器 11 图8 DSP单元实现两组4输入乘加器 11 图9 DSP单元实现一组8输入乘加器 11 ALTERA公司STRATIX系列可编程逻辑器件技术交流报告 关键词： ALTERA，STRATIX，可编程逻辑，器件 摘 要：本文主要对ALTERA公司STRATIX系列器件及其Block-Based的设计方法进行了简要介绍。 缩略语清单： PLL：Phase Locked Loop 锁相环 MegaRAM： STRATIX器件容量为512K的内部存储单元 概述 STRATIX系列可编程逻辑器件是ALTEREA公司即将于年内推出的一款高性能可编程逻辑器件。该系列器件采用1.5V,0.13um工艺，可同时提供最多114,140个LE和10Mbits RAM空间。STRATIX系列器件可提供包含多达224个9bit*9bit内置乘法器的28个DSP功能块，其经过优化的结构可以有效实现高性能滤波器和乘法器。 STRATIX系列器件不仅支持多种IO标准，而且提供基于其内部最多12个可达到420MHz锁相环的层次化时钟系统。 基于块的设计方法 随着可编程逻辑设计复杂度的不断提高和产品所面临的不断增大的市场压力，可编程逻辑设计方法也在不断演进。图1清楚的表明了这种演进趋势。 可编程逻辑设计方法演进趋势 由上图可知，随着芯片复杂度的不断提高，基于Block的设计方法正在成为一种设计趋势。这种设计方法之所以能有效的缩短产品开发周期及面世时间，主要原因是因为这种方法具有以下特点： 可以很好的支持团队开发模式中新模块的并行开发； 可方便的使用数量庞大的可重用功能模块。这些功能模块可能来自原有设计，也可能来自第三方设计公司或是可编程逻辑器件厂商提供的IP Core。 在以往的可编程逻辑器件中使用这种设计方法时，通常要在Block集成阶段面对逻辑优化的问题。这主要是因为各个Block逻辑在集成阶段往往会因为器件资源等问题相互影响，导致总体性能的下降。为此，STRATIX系列器件专门针对该问题提供了逻辑锁定功能，并对芯片内部硬件结构进行了优化。使用逻辑锁定功能后，各Block模块在设计阶段达到的性能在集成阶段将不会受到影响，因此，这种设计方法可有效提高设计人员的生产效率及设计的可重用性。 基于STRATIX系列器件的设计流程 STRATIX系列器件介绍 STRATIX系列器件所具有的新特性： 该系列器件具有以下新特性： 特性 说明 工艺 0.13um 集成度 10,570~114,140LEs 综合性能 较APEXII有40%提升 内置存储器 可提供三种不同容量/带宽的内置存储器 DSP功能 内置可支持复杂运算的DSP模块 时钟系统 具有高级时钟控制功能，可完全满足系统时钟需求 外部管脚 具有可支持最高840Mbps速率的差分接口/高速外部接口/外部存储器接口，还可提供可编程片上阻抗匹配功能 STRATIX系列器件内部结构 由图3可知，STRATIX系列器件内部包含以下几种功能单元： Logic Array Blocks（LABs）：逻辑阵列单元 Phase-Locked Loops（PLLs）：锁相环 DSP Blocks：DSP单元 I/O Elements（IOEs）：输入/输出单元 M512 RAM Blocks：容量为512Bits的内部存储单元 M4K RAM Blocks：容量为4KBits的内部存储单元 MegaRAM Blocks：容量为512KBits的内部存储单元 STRATIX系列器件内部结构 内部连线 ST