DSP总体结构.ppt

2.1 总线结构 微处理器芯片的基本任务 从某个地方（内、外部存储器或外部接口）取得数据，经过算术或逻辑运算，然后放到相应的地方。 微处理器性能提高方案 采用更高频率的晶振加快响应速度； 加宽数据总线，增加高精度复杂运算的指令； 采用并行机制。 2.1 总线结构 四级逻辑流水线 2.2 中央处理单元 任务 从PRDB或DRDB上获取数据，经过加、乘、移位等算术逻辑运算，再经DWEB将结果送出。 组成部分 输入比例部分 乘法部分 中央算术逻辑部分 2.6 程序控制 程序流要求处理器在执行当前指令的同时产生下一个程序地址(顺序或非顺序) 2.6 程序控制 程序地址产生逻辑使用下列硬件 程序计数器(PC)：16位PC取址时对内部或外部程序存储器进行寻址。 程序地址寄存器(PAR)：驱动程序地址总线(PAB)，是16位总线，同时为读/写程序提供地址。 堆栈：程序地址产生逻辑包括一个16位宽、最多可保存8个返回地址的硬件堆栈，也可用于暂存数据。 微堆栈(MSTACK)：有时程序地址产生逻辑使用这个16位宽、1级深的堆栈保存一返回地址。 重复计数器(RPTC)：16位，与重复(RPT)指令一起使用，以决定RPT后的指令重复多少次。 2.6 程序控制 程序计数器(PC) 程序地址产生逻辑利用16位的PC寻址内部和外部程序存储器。 PC含有要执行的下一条指令的地址。 经程序地址总线(PAB )从程序存储器中取出该地址中的指令，并将其装入指令寄存器。 指令寄存器装入后，PC内容为下一地址。 2.6 程序控制 堆栈 16位宽度、8级深度的硬件堆栈。 在调用子程序或发生中断时，程序地址产生逻辑利用该堆栈保存返回地址。 当指令使CPU进入子程序或中断时，返回地址自动装入堆栈的栈顶 当子程序或中断服务程序完成时，则返回地址从栈顶送到程序计数器。 当8级堆栈不用于保存地址时，在子程序或中断服务程序内，堆栈可用于保存上下文数据或其他存储用途。 2.6 程序控制 用户可使用的两组指令访问堆栈 PUSH(压入)和POP(弹出)：PUSH指令把累加器的低半部分copy到栈顶；POP指令将栈顶的数据copy到累加器低半部分。 PSHD和POPD：当子程序或中断嵌套超过8级时，可利用这些指令在数据存储区构建堆栈。PSHD将数据存储器中的值压入栈顶；POPD将栈顶的值弹到数据存储器。 每当一个数压入栈顶，堆栈中每级的内容都下移一级，栈底内容则丢失。因此，如果没有弹出而又连续压入多于8次，或压入的次数比弹出的次数多于8次时，就会丢失数据(堆栈溢出)。 弹出操作于压入操作相反，把堆栈中每一级的值都copy到较高的一级，连续7次弹出后的任何弹出操作产生的值都是初始栈底的值。 2.6 程序控制 微堆栈(MSTACK) 程序地址产生逻辑在执行某些指令前利用16位宽、1级深的MSTACK保存返回地址。 利用程序地址产生逻辑提供双操作数指令中的第2个地址：BLDD、BLPD、MAC、MACD、TBLR和TBLW。 重复执行时，利用PC使第一个操作数地址增1，并使用辅助寄存器算术单元产生第二个操作数地址。 使用时，返回地址被压入MSTACK；重复指令执行完后，MSTACK的值被弹出并送至程序地址产生逻辑。 MSTACK不可用于存储指令（不同于STACK）。 2.6 程序控制 习题 1、DSP的CPU主要由哪些部分构成？各部分的主要作用是什么？ 2、DSP内有几个辅助寄存器单元？其作用是什么？ 3、DSP内有几个状态寄存器？它的各个控制位有什么含义？ 4、DSP存储器的寻址空间是如何分配的？ 5、程序计数器PC的作用是什么？ * * * * * * * * * * * * * * * * * * * 如图2.2所示，LF240x DSP的CPU主要有3个基本单元：输入定标器、乘法单元、中央算术逻辑单元。 * * 如图2.2所示，LF240x DSP的CPU主要有3个基本单元：输入定标器、乘法单元、中央算术逻辑单元。 * 如图2.2所示，LF240x DSP的CPU主要有3个基本单元：输入定标器、乘法单元、中央算术逻辑单元。 * * * * * * 2.5 存储器和I/O空间 第0页数据地址映射 数据存储器中包括存储器映射寄存器，它们位于数据存储器的第0页（地址0000h-007Fh），下表是对第0页数据地址映射的详细说明。应用中必须注意以下几点： 以零等待状态访问两个映射寄存器：中断屏蔽寄存器（IMR）和中断标志寄存器（IFR） 测试/仿真保留区被测试和仿真系统用于特定信息发送。因此不能对测试/仿真地址进行操作。 地址 名称 描述 0000h~0003h — 保留 0004h IMR 中断屏蔽寄存器 0005