1简述典型实时数字信号处.doc

第一章 1．简述典型实时数字信号处理系统组成部分。 答：包括：抗混叠滤波器(Anti-aliasing filter)、模数转换器ADC（Analogto-Digital Converter）DAC（Digital-to-Analog Converter）和抗镜像滤波器(Anti-image filter) 。 2．简述X86处理器完成实时数字信号处理的优缺点。 答：利用X86处理器完成实时数字信号处理。特点是处理器选择范围宽，主板及外设资源丰富，有多种操作系统可供选择，开发、调试较为方便；缺点是数字信号处理能力不强，硬件组成较为复杂，系统体积、重量较大，功耗较高，抗环境影响能力较弱。 3．简述数字信号处理器的主要特点。 答：（1）存储器采用哈佛或者改进的哈佛结构；（2）内部采用了多级流水；（3）具有硬件乘法累加单元；（4）可以实现零开销循环；（5）采用了特殊的寻址方式；（6）高效的特殊指令；（7）具有丰富的片内外设。 4．给出存储器的两种主要结构，并分析其区别。 答：存储器结构分为两大类：冯·诺依曼结构和哈佛结构。冯·诺依曼结构的特点是只有一个存储器空间、一套地址总线和一套数据总线；指令、数据都存放在这个存储器空间中，统一分配地址，所以处理器必须分时访问程序和数据空间。哈佛结构程序存储器空间和数据存储器空间分开，具有多套地址、数据总线，哈佛结构是并行体系结构，程序和数据存于不同的存储器空间，每个存储器空间独立编址、独立访问。 5．简述选择数字信号处理器所需要考虑的因素。 答：应考虑运算速度、算法格式数据宽度存储器功耗速度速度ns（纳秒）为单位。例如，运行在200MHz的TMS320VC5510的指令周期为5ns。 MIPS：每秒百万条指令数。 MOPS：每秒百万次操作数。 MFLOPS：每秒百万次浮点操作数。 BOPS：每秒十亿次操作数。 MAC时间：一次乘法累加操作花费的时间。大部分DSP芯片可在一个指令周期内完成MAC操作； FFT执行时间：完成N点FFT所需的时间。FFT运算是数字信号处理中的典型算法而且应用很广，因此该指标常用于衡量DSP芯片的运算能力。 第二章 1．TMS320C55x DSP 有哪些特征和优点？（表2-2） 答：一个 32位 x 16位指令缓冲队列：缓冲变长指令并完成有效的块重复操作； 两个17位x17位的乘法累加器：在一个单周期执行双乘法累加操作； 一个40位算术逻辑单元(ALU)：实现高精度算术和逻辑操作； 一个40位桶形移位寄存器：能够将一个40位的计算结果最高向左移31位或向右移32位； 一个16位算术逻辑单元(ALU)：对主ALU并行完成简单的算术操作； 4个40位的累加器：保留计算结果，减少对存储单元的访问； 12条独立总线，其中包括3条读数据总线、2条写数据总线、5条数据地址总线、1条读程序总线、1条程序地址总线：为各种计算单元并行地提供将要处理的指令和操作数——利用C55x的并行机制的优点； 用户可配置IDLE域：改进了低功耗电源管理的灵活性。 2．TMS320C55x DSP 的内部结构由哪几部分组成？（图2-1） 答：C55x有一条32位的程序数据总线（PB），5条16位数据总线（BB、CB、DB、EB、FB）和1条24位的程序地址总线及5条23位的数据地址总线，这些总线分别与CPU相连。总线通过存储器接口单元（M）与外部程序总线和数据总线相连，实现CPU对外部存储器的访问；指令缓冲单元（I）、程序流程单元（P）、地址流程单元（A）和数据计算单元（D）；以及存储器接口单元（M）。 3．简述指令缓冲单元（I）、程序流程单元（P）、地址流程单元（A）和数据计算单元（D）的组成和功能？ 答：C55x的指令缓冲单元由指令缓冲队列IBQ（Instruction Buffer Queue）和指令译码器组成。在每个CPU周期内，I单元将从读程序数据总线接收的4B程序代码放入指令缓冲队列，指令译码器从队列中取6B程序代码，根据指令的长度可对8位、16位、24位、32位和48位的变长指令进行译码，然后把译码数据送入P单元、A单元和D单元去执行。 程序流程单元由程序地址产生电路和寄存器组构成。程序流程单元产生所有程序空间的地址，并控制指令的读取顺序。 地址流程单元包括数据地址产生电路、算术逻辑电路和寄存器组构成。数据地址产生电路（DAGEN）能够接收来自I单元的立即数和来自A单元的寄存器产生读取数据空间的地址。对于使用间接寻址模式的指令，由P单元向DAGEN说明采用的寻址模式。 数据计算单元由移位器、算术逻辑电路、乘法累加器和寄存器组构成。D单元包含了CPU的主要运算部件。D单元移位器能够接收来自I单元的立即数，能够与存储器、I/O空间、A单元寄存器、D单元寄存器和P单元寄存器进行双向通