FPGA199MHZ数字频率计可测量占空比.doc

物理与机电工程学院课程设计报告 课程名称： 电子系统设计 专业班级：2009级电子信息工程（2）班 学生姓名： 吴仁路 学 号： 2009041636 指导教师： 赖义汉 完成时间： 2012年9月28日 报告成绩： 目录 一、设计任务与要求 1 二、方案设计与论证 1 方案一 1 方案二 2 三、硬件电路设计 2 四、软件电路设计 3 1．分频器模块 3 2．十进制计数器模块 3 3. 占空比测量模块 4 4. 扫描显示锁存模块 4 5．显示译码器模块 4 6. 3线8线译码器模块 4 五、仿真过程与仿真结果 5 1、十进制计数模块的仿真结果。 5 2、分频模块的仿真结果 5 3、占空比模块的仿真结果 5 4、3-8译码模块的仿真结果 6 5、显示模块的仿真结果 6 6、顶层模块的仿真结果 6 六、安装与调试 7 七、结论与心得 9 八、参考文献 10 附录一：VHDL源程序 10 附录二：原理图及PCB 19 基于FPGA数字频率计 一、设计任务与要求 1、设计一个能测量方波信号频率的频率计。 2、测量的频率范围是1Hz(5MHz。 3、结果用十进制数显示。 4、扩展部分：测量输入方波信号的占空比并显示出来。 二、方案设计与论证 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1 s。闸门时间可以根据需要取值，大于或小于1 s都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1 s作为闸门时间，此测量方法称为直接测频法。由于闸门时间通常不是待测信号的整数倍，这种方法的计数值也会产生最大为±1个脉冲误差。进一步分析测量准确度：设待测信号脉冲周期为Tx,频率为Fx，当测量时间为T=1s时，测量相对误差为Tx/T=Tx=1/Fx。由此可知直接测频法的测量准确度与信号的频率有关：当待测信号频率较高时，测量准确度也较高，反之测量准确度也较低。 方案：系统采用可编程逻辑器件（，如）作为信号处理及系统控制核心，完成包括计数、、显示等一系列工作。该方案利用了的可编程和大规模集成的特点，使电路大为简化。原理框图如图所示。 图2.1 可编程逻辑器件采用中小规模数字集成电路，功能。原理图如图所示。该方案的特点是中小规模集成电路应用技术成熟，能可靠的完成频率计的基本功能，但由于系统功能要求较高，所以电路过于复杂。 图2.2 数字集成电路 图5.1 十进制计数模块的仿真结果 2、分频模块的仿真结果 分频模块的仿真结果如图5.2所示。 图5.2 分频模块的仿真结果 3、占空比模块的仿真结果 占空比模块的仿真结果如图5.3所示。 图5.3 占空比模块的仿真结果 4、3-8译码模块的仿真结果 3-8译码模块的仿真结果如图5.4所示。 图5.4 3-8译码模块的仿真结果 5、显示模块的仿真结果 显示模块的仿真结果如图5.5所示。 图5.5 显示模块的仿真结果 6、顶层模块的仿真结果 顶层模块的仿真结果如图5.7所示。 图5.6顶层模块的仿真结果 六、安装与调试 FPGA数字频率计管脚设计如下： 通过自已制作的电路板，焊好元件后，插上8位数码管和FPGA开发板，在确保硬件没问题的基础上插上电源，显示正常。以下为测试数据： FPGA数字频率计测试表 输入频率（HZ） FPGA数字频率计测试频率（HZ） 1 1 10 10 100 100 1000 1000 10K 10000 100K 999998 200K 199996 300K 299994 400K 399992 500K 499990 600K 599998 700K 699986 800K 799984 900K 899982 1M 999986 2M 2000024 3M 2999953 4M 3999949 5M 5000081 6M 5999962 7M 6999951 8M 7999944 9M 8999967 10M 9999958 11M 12M 13M 14M 15M 16M 17M 18M