eda课程设计多功能数字时钟的设计.doc

EDA课程设计 ——多功能数字时钟的设计 姓 名： 专 业：通信工程2011级 学 号： 辅导老师： 西南石油大学电气信息学院通信工程 目录 设计要求 3 Quartus II简介 3 设计原理 4 设计内容 4 多功能数字钟的源程序 5 软件仿真波形 8 硬件实现 9 总结 13 设计要求 了解数字钟的工作原理 掌握用多进程的方式实现一个综合性的程序 进一步熟悉Quartus II以及用VHDL语言编写驱动七段数码管显示的代码 Quartus II简介 Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。 此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。 Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。 多功能数字钟应该具有的功能有：显示时一分一秒、整点报时、小时和分钟可调等基本功能。首先要知道钟表的工作原理，整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，增加1S，当秒从59S跳到00S时，分钟增加1，同时当分钟从59变到00时，小时增加1.但需要注意的是，小时的范围是0—23。 在设计中为了显示的方便，由于分钟和秒钟显示的范围都是从0—59，所以可以用一个3位二进制数显示，用一个四位二进制码显示个位。对于小时，因为它的范围是从0—23，所以可以用一个2位二进制码显示十位，用四位二进制码显示个位。 设计中由于七段数码管是扫描的方式显示，所以时钟需要是1Hz时钟信号，但是扫描信号必须是一个高频率的信号。因此，为了得到准确的1Hz信号，必须对输入信号进行分频。 对于整点报时功能，用户可以根据系统的硬件结构和条件进行设计。本设计的是当进行整点的倒计时5秒时，让LED灯闪烁进行整点报时的提示。 设计内容 本设计的任务就是设计一个多功能数字钟，要求显示为“小时—分钟—秒”，整点报时，报时时间为5S，即从整点前5S开始进行报时提示，LED闪烁，过整后停止闪烁。系统时钟选择时钟模块为10KHz，要得到1Hz时钟信号，必须对系统的时钟进行10,000次分频。调整时间的按键用按键模块S1和S2。S1调节小时，每按一次，小时增加1；S2调节分钟，每按下一次，分钟增加1。另外用S8按键作为系统时钟复位，复位后时钟全部显示为0。 多功能数字钟的源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity exp19 is port(Clk : in std_logic; Rst : in std_logic; S1,S2 : in std_logic; led : out std_logic_vector(3 downto 0); Display : out std_logic_vector(6 downto 0);