HDL课程设计四人抢答器.doc

课程设计（报告）任务书 （理 工 科 类） Ⅰ、课程设计（报告）题目： 四人抢答器 Ⅱ、课程设计（论文）工作内容 一、课程设计目标 《硬件描述语言》是一门技术性、应用性很强的学科，实验课教学是它的一个极为重要的环节。不论理论学习还是实际应用，都离不开实验课教学。如果不在切实认真地抓好学生的实践技能的锻炼上下功夫，单凭课堂理论课学习，势必出现理论与实践脱节、学习与应用脱节的局面。《HDL项目设计》的目的就是让同学们在理论学习的基础上，通过完成一个涉及时序逻辑、组合逻辑、声光输出的，具有实用性、趣味性的小系统设计，使学生不但能够将课堂上学到的理论知识与实际应用结合起来，而且能够对分析、解决实际的数字电路问题进一步加深认识，为今后能够独立进行某些数字应用系统的开发设计工作打下一定的基础。 二、研究方法及手段应用 1、将任务分成若干模块，查阅相关论文资料，分模块调试和完成任务； 2、使用Verilog HDL语言编写程序； 3、使用Modesim6.0和 Quartus II软件进行仿真。 三、课程设计预期效果 （1）实现一四人抢答器，有人抢答成功后，其他人再抢答无效； （2）通过蜂鸣器响1秒来提示抢答成功，并在数码管上显示抢答者的序号； （3）主持人通过按键清除抢答信息，并开始30秒的答题倒计时，当倒计时结束时，通过蜂鸣器响1秒来提示回答问题时间到，此时可以开始新一轮的抢答； 学生姓名： 周倩 专业年级： 0862610202 摘 要 【关键词】 Verilog HDL CPLD/FPGA 层次化模块化 ABSTRACT Currently, digital technology has penetrated into scientific research, life and all areas of daily life. Responder is an essential equipment in a variety of competitions have also entered single set of input methods, which to objectively judge the state of electronic circuits, to avoid unfair competition. Existing Responder There are two main implementations: a small-scale digital logic chips and flip-flops, another is a single chip, small-scale digital logic circuit design, the thinking is easy, but the circuit is more complex to achieve; single chip relative flexible, but with the answer in the increase in the number of existing groups I / O port shortage. This design uses a new design method Responder, namely the use of Verilog HDL hardware description language to design the Responder and the CPLD / FPGA to achieve, to avoid the welding and testing of hardware circuits, and because FPGAs I / O port rich can be the basis for the design with minor changes to achieve a multi-group called the answering device input, enhanced flexibility of the system. Verilog HDL language to meet the digital system design and integration of all requirements, design full use of Verilog HDL levels co