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FPGA 开发流程 一个完整的设计流程包括电路设计与输入、功能仿真、设计综合、综合后仿 真（静态时序仿真）、设计实现、布线后仿真(时序仿真)和下载、板调试等主要 步骤，如下图所示。 设计验证 设计输入 功能仿真 设计综合 静态时序分 析 设计实现： 映射 布局 反标 时序仿真 布线 板级调试 下载到器件 图 PFGA 设计流程图 设计输入是根据工程师的设计方法将所设计的功能描述给EDA 软件。常用 的设计输入方法有硬件描述语言(HDL)和原理图设计输入方法。原理图设计输入 法在早期应用得比较广泛，它根据设计要求，选用器件、绘制原理图、完成输过 程。这种方法的优点是直观、便于理解、元件库资源丰富。但是在大型设计中， 这种方法的可维护性较差，不利于模块建设与重用。在本设计中使用的是verilog HDL 硬件描述语言的设计输入方法。 电路设计完成后，要用专用的仿真工具对设计进行功能仿真，验证电路功能 是否符合设计要求。功能仿真有时也被称为前仿真。仿真工具有 Modelsim ，也 可以使用ISE 自带的ISE simulator 。 设计综合(Synthesize)是指将HDL 语言、原理图等设计输入翻译成由与、或、 非门,RAM，寄存器等基本逻辑单元组成的逻辑连接( 网表) ，井根据目标与要求(约 束条件)优化所生成的逻辑连接，输出 edf 和edn 等文件，供FPGA 厂家的布局 布线器进行实现。综合工具用的比较多的是 Synplicity 公司的 Synplify/Synplify pro, 以及各大FPGA 厂商的集成开发环境中提供的综合工具，如Xilinx ISE 中的 XST 。使用Synplify/Synplify pro 进行综合，该综合工具综合出的结果占用面积 小、工作频率高，综合速度快。 综合完成后需要检查综合结果是否与原设计一致，需要做综合后仿真。在仿 真时，把综合生成的延时文件反标到综合仿真模型中去，可估计门延时带来的影 响。综合后仿真虽然比功能仿真精确一些，但是只能估计门延时，而不能估计线 延时，仿真结果与布线后的实际情况还有一定的差距，并不十分难确。这种仿真 的主要目的在于检查综合器的综合结果是否与设计输入一致。 综合结果的本质是一些由与、或、非门触发器，RAM 等基本逻辑单元组成 的逻辑网表，它与芯片实际的配置情况还有较大差距。此时应该使用四FPGA 厂 商提供的工具软件，根据所选芯片的型号，将综合输出的逻辑网表适配到具体 FPGA 器件上，这个过程就叫做实现过程。Xilinx 的实现过程分为：翻译 (Translate)、映射(Map)、布局布线(placeroute)等3 个步骤。因为只有器件开发 商最了解器件的内部结构，所以实现步骤必须选用器件开发商提供的工具软件。 布局布线之后应该做时序仿真，时序仿真中应该将布局布线的延时文件反标 到设计中，使仿真既包含门延时，又包含线延时信息。与前面各种仿真相比，这 种后仿真包含的延时信息最为全面、准确，能较好地反映芯片的实际工作情况。 时序仿真也是用ISE simulator 。 ISE运行实例 这里选用8 位移位寄存器，该寄存器有一个时钟输入端，1 个同步清0 端。信号 串行输入，8 位并行输出，每个时钟周期内输出信号左移一位，同时将串行输入 的1 位补充到信号的最低端。 其代码如下： module shifter(din, clk, clr, dout); input din, clk, clr; output [7