[工学]2 逻辑代数与硬件描述语言基础.ppt

数字电子技术 计算机与信息工程学院 李 颖 TEL:邮箱：liying1031@163.com 每个4变量的最小项有4个最小项与它相邻 最左列的最小项与最右列的相应最小项也是相邻的 最上面一行的最小项与最下面一行的相应最小项也是相邻的 两个相邻最小项可以合并消去一个变量 逻辑函数化简的实质就是相邻最小项的合并 2、逻辑函数在卡诺图中的表示 　（1）逻辑函数是以真值表或者以最小项表达式给出：在卡诺图上那些与给定逻辑函数的最小项相对应的方格内填入1，其余的方格内填入0。 m1 m3 m4 m7 m6 m11 m15 m14 　（2）逻辑函数以一般的逻辑表达式给出：先将函数变换为与或表达式（不必变换为最小项之和的形式），然后在卡诺图上与每一个乘积项所包含的那些最小项（该乘积项就是这些最小项的公因子）相对应的方格内填入1，其余的方格内填入0。 变换为与或表达式 ＡＤ的公因子 ＢＣ的公因子 　　说明：如果求得了函数Ｙ的反函数Ｙ，则对Ｙ中所包含的各个最小项，在卡诺图相应方格内填入0，其余方格内填入1。 3、卡诺图的性质 　（1）任何两个（21个）标1的相邻最小项，可以合并为一项，并消去一个变量（消去互为反变量的因子，保留公因子）。 　（2）任何4个（22个）标1的相邻最小项，可以合并为一项，并消去2个变量。 ＡＤ 　ＢＤ ＢＤ ＢＤ 　（3）任何8个（23个）标1的相邻最小项，可以合并为一项，并消去3个变量。 Ｄ Ｂ 　　小结：相邻最小项的数目必须为个才能合并为一项，并消去N个变量。包含的最小项数目越多，即由这些最小项所形成的圈越大，消去的变量也就越多，从而所得到的逻辑表达式就越简单。这就是利用卡诺图化简逻辑函数的基本原理。 1、化简的基本步骤 逻辑表达式或真值表 卡诺图 1 1 2.2.4 用卡诺图化简逻辑函数 合并最小项 ①圈越大越好，但每个圈中标１的方格数目必须为　个。②同一个方格可同时画在几个圈内，但每个圈都要有新的方格，否则它就是多余的。③不能漏掉任何一个标１的方格。 最简与或表达式 ＢＤ ＣＤ ＡＣＤ 冗余项 2 2 3 3 将代表每个圈的乘积项相加 两点说明： 　　① 在有些情况下，最小项的圈法不只一种，得到的各个乘积项组成的与或表达式各不相同，哪个是最简的，要经过比较、检查才能确定。 ＡＣＤ＋ＢＣＤ＋ＡＢＣ＋ＡＤ 不是最简 ＢＣＤ＋ＡＢＣ＋ＡＤ 最简 * 第2章 逻辑代数与硬件描述语言基础 学习目标：本章首先介绍分析和设计数字电路的数学工具-逻辑代数,从逻辑变量、基本定律和定理、逻辑函数及其化简方法逐步加以讨论，然后介绍数电的仿真和设计中的一种硬件描述语言-Verilog HDL的基础知识。 重点难点： 1、掌握逻辑代数的的基本定律和定理及逻辑表达式的变换； 2、熟练掌握代数(公式)化简法和卡诺图化简法； 3 、掌握Verilog HDL的基本语法规则和基本程序结构。 第2章 逻辑代数与硬件描述语言基础 2.1 逻辑代数 2.2 卡诺图化简法 2.3 Verilog HDL基础 退出 2.1 逻辑代数 2.1.1 基本定律和恒等式 2.1.2 基本规则 退出 2.1.3 代数化简法 2.1.1 逻辑代数的基本定律和恒等式 （1）常量之间的关系 （2）基本公式 分别令A=0及A=1代入这些公式，即可证明它们的正确性。 （3）基本定理 利用真值表很容易证明这些公式的正确性。如证明A·B=B·A： (A+B)(A+C)=AA+AB+AC+BC 分配率A(B+C)=AB+AC =A+AB+AC+BC 等幂率AA=A =A(1+B+C)+BC 分配率A(B+C)=AB+AC =A+BC 0-1率A+1=1 证明分配率：A+BC=(A+B)(A+C) 证明： （4）常用公式 分配率A+BC=(A+B)(A+C) 互补率A+A=1 0-1率A·1=1 互补率A+A=1 分配率A(B+C)=AB+AC 0-1率A+1=1 注意：本节所列出的基本公式反映的是逻辑关系而不是数量之间的关系，在运算中不能简单套用初等代数的运算规则。 2.1.2 逻辑代数的基本规则 　（1）代入规则：任何一个含有变量A的等式，如果将所有出现A的位置都用同一个逻辑函数代替，则等式仍然成立。这个规则称为代入规则。 　　例如，已知等式 　　　　　　，用函数Y=AC代替等式中的A，根据代入规则，等式仍然成立，即有： 　（2）反演规则：对于任何一个逻辑表达式Y，如果将表达式中的所有“·”换成“＋”，“＋”换成“·”，“