[工学]《数字逻辑》第6章 触发器.ppt

* 利用还原律，对等式右边两次取反 或者首先将D触发器转换为JK触发器；然后将JK触发器的输入端合并为T输入端即可。 * 维持阻塞D触发器是上升沿触发 基本触发器——没有时钟信号的触发器 在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。 一次翻转问题：主触发器在CP=1期间只可能翻转1次，且一旦翻转就不会翻回原来的状态。 约束条件：由与非门构成的基本RS触发器的2个输入信号不能同时为0；由或非门构成的基本RS触发器的2个输入信号不能同时为1 CP=1时的特性方程 T’触发器只有翻转功能 主从JK FF克服了钟控FF的空翻现象，但存在一次翻转问题，降低了抗干扰能力——若是干扰信号在CP=1期间使得主触发器发生翻转，尽管干扰信号很快消失，但正确的输入信号也不会使主触发器再随之翻转，这样就产生了误动作。在CP=1期间，J、K不允许变化！如果J、K在CP＝1期间变化的话，触发器的状态就不满足功能表。 维持阻塞D触发器是边沿触发，上升沿触发 为适应输入信号以单端形式给出的情况，维持阻塞触发器也经常做成单端输入的形式（D为数据输入端）。有时也做成多输入端的形式，这时各输入端之间是与逻辑的关系 2、CP=1时，电路简化为右图所示。 （1）若Qn=0，反馈到门C、D的输入端，使门C、D构成的与或非门的输出/Q=1；/Q=1反馈到门A、B的输入端，因为A门输入为1，则使门A、B构成的与或非门的输出Q=0，即Qn+1=0。 （2）若Qn=1，反馈到门C、D的输入端，使门C、D构成的与或非门的输出/Q=0；/Q反馈到门A、B的输入端，使门A、B构成的与或非门的输出Q=1，即Qn+1=1。 综合上述2种情况，CP=1时，Qn+1= Qn，且J、K输入对触发器的输出Q没有影响。因为CP=1，所以门A和D的输入分别为/Q和Q；通过两个与或非门的交叉耦合作用，使得触发器保持原态。 边沿JK触发器不存在多次翻转（空翻现象）和一次翻转问题。 约束条件：/RD+/SD=1 根据特性表采用行为描述方式 SDN=0，异步置1；RDN=0，异步置0；当SDN、RDN均为1时，若JK=00，JK触发器执行保持功能；JK=10，置1功能；JK=11，执行翻转功能； JK=01，置0功能。 JK边沿触发器是利用门电路传输延迟时间的差异而引导触发的边沿触发器。 维持阻塞D触发器是边沿触发，上升沿触发 为适应输入信号以单端形式给出的情况，维持阻塞触发器也经常做成单端输入的形式（D为数据输入端）。有时也做成多输入端的形式，这时各输入端之间是与逻辑的关系 加一条置1维持线和置0阻塞线，是为了在D=1时，保证使G1、G2构成的基本RS触发器/SD=0、/RD=1，触发器置1，保证CP＝1期间不发生空翻（干扰D=0使Q变为0）。 当D＝0时，加一条置0维持线，保证使G1、G2构成的基本RS触发器/SD=1、/RD=0，触发器置0，从而保证CP＝1期间不发生空翻（使干扰D=1不至于使Q变为1）。 从时序图看出，在第一个CP=1期间，尽管D从1变成了0，但触发器并不翻转，输出Q仍维持“1”，避免了空翻！ 维持阻塞D触发器是边沿触发方式； D锁存器是电位触发方式。 注意：边沿触发器的特性方程与钟控触发器和主从触发器的特性方程有区别！前者必须写明是CP的下降沿还是上升沿触发；而后者不必写CP信号。 参见王尔乾书P76~77、70 用边沿触发器组成计数器或移位寄存器时不存在“空翻”现象——因为边沿触发器在约定时钟跳变到来后的逻辑电平期间，输入数据的变化不会被接收。因此边沿触发器应用广泛，除了可以用来组成数码寄存器外，还可用来组成计数器或移位寄存器。 这里为异步清零、异步置1 ， reset、set为脉冲信号，沿触发，而不是电平信号 可以看出，一旦reset信号下降沿到来，则q被清零——与时钟信号是否到来无关，异步清零；这里异步指与时钟不同步。当reset、set信号都无效时（均为高电平），如果时钟信号上升沿到来，则q=d。 这里为同步清零、同步置1 ， reset、set为电平信号，电平触发，而不是脉冲信号 可以看出，当reset信号为低电平时，必须等到时钟信号上升沿到来，q才被清零——在时钟信号控制下进行清零操作，即同步清零。当reset、set信号都无效时（均为高电平），如果时钟信号上升沿到来，则q=d。当set信号为低电平时，必须等到时钟信号上升沿到来，q才被置1——在时钟信号控制下进行置1操作，即同步置1。 同步清0、同步置1适合于清0信号、置1信号的有效时间较长而时钟周期较短的场合——利用频繁出现的时钟边沿