[工学]微型计算机原理第2章潘名莲版.ppt

微型计算机原理及应用西南民族大学电信学院 授 课 教 师：杜 诚联系方式 Email：dcheng_76@ 8088的指令执行过程 总线接口单元 BIU（ Bus Interface Unit） 1）功能：负责与 M、I/O 端口传送数据。 具体讲： 总线接口部件要从内存取指令送到指令队列； CPU执行指令时，要配合执行部件从指定的内存单 元或者外设端口中取数据，将数据传送给执行部件； 或把执行部件的操作结果传送给指定的M或I/O口。 8086为6字节，8088为4字节。属于FIFO(先进先出)结构； 队列中至少保持有一条指令，且只要有一条指令，EU就开始执行； 队列中只要有空字节，BIU就会自动取指直至填满； 若EU要进行M/IO的存取操作，必须在BIU完成现行取指之后； 执行转移指令时，BIU从新的地址中重新取指，队列中原有指令被清除。新取得的第一条指令直接送EU执行，其后的指令填入队列。 AD0～AD15：地址/数据复用线(双向、三态) A16/S3～A19/S6：地址/状态复用线(输出、三态) BHE /S7：数据高字节允许/状态复用(输出，三态) RD：读信号(输出，低电平有效，三态) TEST：测试信号(输入、低电平有效) READY：外设准备好(输入、高电平有效) 其他通用信号 INTR：可屏蔽中断请求信号(输入、高有效) NMI：非屏蔽中断请求(输入、上升沿触发) RESET：复位信号(输入，高电平有效) CLK：时钟输入端 MN/ MX ：最小/最大工作模式的控制输入端 TEST READY 准备好信号线，输入，高电平有效。 当READY=1时，表示内存或I/O设备准备就绪，马 上可以进行依次数据传输。 CPU在每个总线周期的T3状态开始对READY进行采样，如READY=0，CPU在T3之后，自动插入一个或几个等待状态TW。一旦READY=1，才进入T4状态，完成数据传输过程，从而结束当前总线周期。 RD RD =0，表示8086为存储器或I/O端口读操作。当DMA时，此线浮空。 **具体到底是读取存储器某地址单元的内容还是某输入设备输入端口的内容，这取决于M/ IO信号。 **在最小模式中，信号M/IO、 WR、RD组合起来决定了系统中数据传送方式 典型的总线周期示意 8086最小工作模式下控制核心单元的组成 地址锁存功能的实现 8282的STB为高电平：输出等于输入；STB为下降沿：输出锁存 8282的OE有效（低电平）时：正常输出；无效（高电平）时：输出高阻 8086 CPU的ALE：地址锁存允许，由CPU输出。高电平有效时，地址/数据复用线上出现地址信息。 8282的DI0~DI7与CPU的地址/数据复用线相连；STB与CPU的ALE相连；OE接地。 二、双向数据收发器8286的内部结构 功能 三态输出，驱动总线 数据收/发双向传输及隔离 最小组态下的数据收/发控制实现 将CPU的DEN信号与8286的OE相连； 将CPU的DT/R信号与8286的T相连。 常见芯片：8286、8287、74245 8287输入/输出反相 74XX245功能与8286相同 二、8086最小模式下的引脚 M/ ：对存储器或I/O进行访问的控制信号(输出、三态) ：写信号(输出、低电平有效) ：中断应答信号(输出、三态、低电平有效) ALE：地址锁存允许(输出) DT/ ：数据发送/接收控制信号(输出、三态) ：数据允许信号(输出、三态、低电平有效) HOLD：总线请求信号(输入、高电平有效) HLDA：总线请求响应信号(输出、高电平有效) 8086最大工作模式下控制核心单元的组成 三、8086最大模式下的引脚 ：总线周期的状态信号（输出、三态) 、 ：总线请求(输入)/总线请求允许信号(输出)(均为低电平有效） ：总线封锁信号(输出、三态、低电平有效) QS0、QS1：指令队列状态信号(输出) 最大模式２４－３１引脚的功能定义 MN/MX=0，8086系统设置为最大模式 在最大模式下，许多总线控制信号不是由8086直接产生的，而是通过总线控制器8288产生 Ｓ２，Ｓ１，Ｓ０ ＱＳ１，ＱＳ０ ＰＱ／ＧＴ１，ＰＱ／ＧＴ０ ＬＯＣＫ S0，S1，S2 S0，S1，S2 的组合表示CPU总线周期的操作类型。 8288总线控制器依据这三个状态信号产生相关访问存储器和I/O端口的控制命令。 下表给出S2，S1，S0对应的数据传输过程的类型。 QS1，QS0 Instruction Queue Status QS1，