[工学]VHDL设计方法.ppt

VHDL设计中的一些问题 一、 VHDL源代码的综合 功能相同但是编写不同的代码会产生不同的综合效果； 不可能依赖软件工具去综合一个编写很差的源代码； 如果能很好理解所作设计的硬件结构，则会使设计有一个良好的开端。 三个重要的方面 1. 考虑硬件结构 编写能够描述硬件拓扑结构的代码； 不要编写仿真模型； 2. 考虑同步逻辑 同步逻辑在综合、测试、仿真和布线中都比较方便； 异步逻辑需要人为操作及一些扩充的仿真功能才能进行验证。（将异步逻辑划分成独立的块单元来编译。） 3. 考虑RTL级描述 用RTL级的描述意味着描述： 寄存器的结构； 电路结构； 寄存器之间的功能。 由编译器优化寄存器之间的逻辑，但不优化寄存器的布局。 IF语句的综合 IF-ELSE语句隐含了一个多路选择器的硬件结构。 例： IF (Aflag = ‘1’) THEN OutData = A + B; ELSE OutDate = C + D; END IF; 多路选择器的位置取决于IF-ELSE语句的结构 IF (Aflag = ‘1’) THEN Op1 = A; Op2 = B; ELSE Op1 = C; Op2 = D; END IF; OutData = Op1+Op2; 若IF语句不带ELSE，可以表示锁存 VHDL语言的定义要求信号在没有被赋予新值前保持原来的值。 锁存功能在硬件上实现了以上要求。 例：LS373: PROCESS (ALE, ADBUS) BEGIN IF (ALE =‘1’) THEN ABUS = ADBUS; END IF; END PROCESS LS373; 一个二输入与门的设计 由于没有ELSE，综合时会被默认为其他情况时：c = c; PROCESS (a, b) BEGIN IF (a =‘1’ and b =‘1’) THEN c = ‘1’; END IF; END PROCESS; IF-THEN-ELSIF语句 IF-THEN-ELSIF语句隐含了优先级的关系，因此在电路设计中如果有优先级的要求才使用该语句； 如果在没有优先级设计要求的情况下使用该语句，那么综合后的逻辑电路会比较复杂，速度较慢； 例：中断优先级控制器，int0优先级最高 中断优先级控制器的实现 IF (int0 = ‘1’) THEN active(0) = ‘1’; ELSIF (int1 = ‘1’) THEN active(1) = ‘1’; ELSIF (int2 = ‘1’) THEN active(2) = ‘1’; ELSE active(3) = ‘1’; END IF; FOR-LOOP语句的综合 FOR-LOOP语句首先进行“翻译”，然后再进行综合。 实现奇偶校验的例子 PROCESS (data) VARIABLE sum: INTEGER; BEGIN sum := 0; FOR I IN 0 to 7 LOOP --数1的个数 sum := data(i) + sum; END LOOP; odd_parity = sum mod 2; --校验奇偶性 END PROCESS; 综合后 操作符对综合结果的影响 VHDL编译器对表达式从左至右进行语法分析； 圆括号可以改变编译的顺序； 例1： ADD = A + B + C + D ; (1) ADD = (A + B) + (C + D) ; (2) 改变顺序或加括号来改变结构 SUM = E + F + G + C*D + A*B; SUM = (A*B) +(( C*D) +(( E + F) + G)); 二、可综合代码的设计特点 1. 比较综合和仿真的结果