[互联网]第8章 系统优化和时序分析.ppt

8.2.3 关键路径法 8.2.4 乒乓操作法 8.2.5 加法树法 加法树速度优化技术部分类似于流水线法。 2输入加法树结构 若将加法树逐级拓展，可以实现更长的树结构。 8.3.1 使用Design Assistant检查设计可靠性 8.3.2 增量布局布线控制设置 8.3.3 时序设置与分析 8.3.4 查看时序分析结果 8.3.5 适配优化设置示例 （1）建立工程 （2）打开Assignment Editor对话框 8.3.5 适配优化设置示例 （3）选项设置 8.3.6 LogicLock优化技术 Quartus II提供了一种非常优秀的优化技术，即逻辑锁定技术（Logic Lock）。 Quartus II支持逻辑锁定技术的FPGA器件系列有APEX20K、APEXII、Excalibur、Cyclone/II/III和Stratix/II/III等。 8-1 利用资源共享的面积优化方法对例8-9程序进行优化（仅要求在面积上优化）。 8-2 试通过优化逻辑的方式对图8-20所示的结构进行改进，给出VHDL代码和结构图。 8-3 已知4阶直接型FIR滤波器的数学表达式如下： y( n)=x(n)h(0)+x(n-1)+x(n-2)h(2)+x(n-3)h(3) x(n)与 x(n-m)，m=0，1，2，3是延迟关系，m表示延迟的clk 数。x(n-m)与h(m)的位宽均为8位，y(n )为10位，其中h(m)在模块例化后为常数。该模块的输入为x(n) 、clk ，输出为y (n)，试实现该逻辑。 8-4 对习题8-3中的FIR滤波器在速度上进行优化(在h(m)固定的情况下)，试采用流水线技术。 8-5 利用FLEX的LUT结构，构建资源占用较小的常数乘法器，改进习题8-3和习题8-4的设计，减少模块的资源使用。 8-6 若对速度要求不高，但目标芯片的容量较小，试把习题8-3中的FIR滤波器用串行化的方式实现。 8-7 设计一个连续乘法器，输入为a0、a1、a2、a3，位宽各为8位，输出rout为32位，完成rout=a0*a1*a2*a3。试实现之。 8-8 对习题8-7进行优化，判断以下实现方法中哪种方法更好？ （1）rout=((a0 * a1) * a2) * a3 （2）rout=(a0 * a1) * (a2 * a3) 8-9 为提高速度，对习题8-8中的前一种方法加上流水线技术进行实现。 8-10 试对以上的习题解答通过设置Quartus II相关选项的方式，提高速度，减小面积。 8-1 采用流水线技术设计高速数字相关器 （1）实验目的： （2）实验原理： （3）实验任务1： 8-1 采用流水线技术设计高速数字相关器 （4）实验任务2： （5）实验任务3： （6）实验任务4： （7）思考题： （8）实验报告： 8-2 线性反馈移位寄存器设计 （1）实验目的： （2）实验原理： （3）实验任务： 8-2 线性反馈移位寄存器设计 （4）思考题1: （5）思考题2： （6）实验报告： 8-3 循环冗余校验（CRC）模块设计 （1）实验目的： （2）实验原理： 8-3 循环冗余校验（CRC）模块设计 （1）实验目的： （2）实验原理： 接下页 8-3 循环冗余校验（CRC）模块设计 （1）实验目的： （2）实验原理： 接上页 接下页 8-3 循环冗余校验（CRC）模块设计 （1）实验目的： （2）实验原理： 接上页 8-3 循环冗余校验（CRC）模块设计 （3）实验任务1： （4）实验任务2： （5）思考题1： （6）思考题2： （7）思考题3： （8）实验报告： 8-4 设计3级流水线16位加法器 实验任务： 根据8.2.1介绍的方法，设计具有3级流水线的16位加法器。在Quartus II上仿真验证，并通过Quartus II的相关编译报告比较无流水线（可以加一级锁存器以利比较）和有3级流水线的16位加法器的数据处理速度及资源占用情况。 8-5 基于DES数据加密标准的加解密系统设计 （1）实验原理： （2）实验任务： 8-6 SPWM脉宽调制控制系统设计 （1）实验原理： 8-6 SPWM脉宽调制控制系统设计 （1）实验原理： 8-6 SPWM脉宽调制控制系统设计 （2）实验内容1：演示示例：/KX_7C5EE+/EXPERIMENTs/EXP33_PWM_GENERATOR/ 。 （3）实验内容2： 设计示例：/KX_7C5EE+/EXPERIMENTs/EXP37_SPWM_Basic/ 8-6 SPWM脉宽调制控制系统设计 （2）实验内容1：演示