《VERILOG HDL程序设计》课程教学大纲 课程名称（中）：VERILOG HDL程序.doc

《Verilog HDL程序设计》课程教学大纲 课程名称（中）：Verilog HDL程序设计 课程名称（英文）：Verilog HDL Program Design 学时/学分：54学时/3学分 适用对象：理工类专业本科生 1．课程性质 本课程介绍Verilog语言的基本内容和相关的实验操作，并利用该语言在RTL层次上对FPGA系统的设计方法。通过学习，学员将具有以下能力：（1）熟悉Verilog设计语言，具备用Verilog设计数字电路的能力。（2）熟悉面向不同应用（综合、仿真与验证）的Verilog语言的风格，掌握Verilog的精神实质。（3）熟悉基于Xilinx CPLD/FPGA的系统开发流程和软件操作。 2．课程教学基本要求 教学方法：课堂讲授加课堂练习，采用多媒体课件的方法辅助教学过程，并专门加入实验课时帮助学生强化训练，重视动手能力。 练习与习题：每一章结束时，安排课堂练习和作业针对本章节的知识点进行综合训练。 考试：本课程最终成绩采取平时作业+实验+考试的方式评定，最终的期末成绩由上述3者按照10%+30%+60%的比例加权得到。 教学安排：授课教学和实验共占16周，约48学时；17周考前答疑；18周考试。 3．参考教材 田耘著, Verilog HDL程序设计与实践, 人民邮电出版社, 2009年2月. 4．授课教学大纲及学时分配（共计40学时） 第1章 EDA设计与Verilog HDL语言概述 1.1 EDA设计概述 1.1.1 EDA技术简介 1.1.2 EDA与传统电子系统设计方法 1.1.3 可编程逻辑器件对EDA技术的要求 1.2 Verilog HDL语言简介 1.2.1 硬件描述语言说明 1.2.2 Verilog HDL语言的历史 1.2.3 Verilog HDL语言的能力 1.2.4 Verilog HDL和VHDL语言的比较 1.2.5 Verilog HDL和C语言的比较 1.3 Verilog HDL语言的描述层次说明 1.3.1 Verilog HDL语言描述能力综述 1.3.2 系统级和算法级建模 1.3.3 RTL级建模 1.3.4 门级和开关级建模 1.4 基于Verilog HDL语言的CPLD/FPGA开发流程 1.5 Verilog HDL语言的可综合与仿真特性 1.5.1 Verilog HDL语句的可综合性说明 1.5.2 Verilog HDL语句的仿真特性说明 1.6 本章小结 1.7 思考题 第2章 Verilog HDL基础与开发平台操作指南 2.1 Verilog HDL程序开发的必备知识 2.1.1 数字的表示形式 2.1.2 常用术语解释 2.1.2 Verilog HDL程序的优劣判断指标 2.2 Verilog HDL程序设计模式 2.2.1 自顶向下的设计模式 2.2.2 层次、模块化模式 2.2.3 IP核的重用 2.3 Xilinx Spartan 3E系列FPGA简介 2.3.1 Spartan-3E系列FPGA简介 2.3.2 Spartan-3E系列FPGA结构说明 2.4 ISE快速入门 2.4.1 ISE操作基础 2.4.2 新建工程 2.4.3 Verilog HDL代码的输入与功能仿真 2.4.4 Xilinx IP核的使用 2.4.5 用户约束输入 2.4.6 综合与实现 2.4.7 器件配置 2.5 ModelSim快速入门 2.5.1 ModelSim仿真软件的安装 2.5.2 在ModelSim中指定Xilinx的仿真库 2.5.3 ModelSim的基本操作 2.6 本章小结 2.7 思考题 第3章 Verilog HDL程序结构 3.1 程序模块说明 3.1.1 Verilog HDL模块的概念 3.1.2 模块的基本结构 3.1.3 端口说明 3.2 Verilog HDL的层次化设计 3.2.1 Verilog HDL层次化设计的表现形式 3.2.2 模块例化 3.2.3 参数映射 3.2.4 在ISE中通过图形化方式实现层次化设计 3.3 Verilog HDL语言的描述形式 3.3.1 结构描述形式 3.3.2 行为描述形式 3.3.4 混合设计模式 3.4 本章小结 3.5 思考题 第4章 Verilog HDL语言基本要素 4.1 标志符与注释 4.1.1 标志符 4.1.2 注释 4.2 数字与逻辑数值 4.2.1 逻辑数值 4.2.2 常量 4.2.3 参数 4.3 数据类型 4.3.1 数据类型综述 4.3.2 线网类型 4.3.3 寄存器类型 4.4 运算符和表达式 4.4.1 赋值