1 第一讲 HDL语言概述.ppt

王金明，数字系统设计与Verilog HDL，电子工业出版社。 夏宇闻， Verilog数字系统设计教程，北京航空航天大学出版社。 Samir Palnikar, Verilog HDL数字设计与综合,电子工业出版社。 数字幅频均衡功率放大器（F题）【本科组】 一、任务 设计并制作一个数字幅频均衡功率放大器。该放大器包括前置放大、带阻网络、数字幅频均衡和低频功率放大电路，其组成框图如图所示。 1．基本要求 （1）前置放大电路要求： a. 小信号电压放大倍数不小于400倍（输入正弦信号电压有效值小于10mV）。 b. -1dB通频带为20Hz～20kHz。 c. 输出电阻为600?。 （2）制作带阻网络对前置放大电路输出信号v1进行滤波，以10kHz时输出信号v2电压幅度为基准，要求最大衰减≥10dB。带阻网络具体电路见题目说明1。 （3）应用数字信号处理技术，制作数字幅频均衡电路，对带阻网络输出的20Hz～20kHz信号进行幅频均衡。要求： a. 输入电阻为600?。 b. 经过数字幅频均衡处理后，以10kHz时输出信号v3电压幅度为基准，通频带20Hz～20kHz内的电压幅度波动在?1.5dB以内。 2. 发挥部分 制作功率放大电路，对数字均衡后的输出信号v3进行功率放大，要求末级功放管采用分立的大功率MOS晶体管。 （1）当输入正弦信号vi电压有效值为5mV、功率放大器接8?电阻负载（一端接地）时，要求输出功率≥10W，输出电压波形无明显失真。 （2）功率放大电路的-3dB通频带为20Hz～20kHz。 （3）功率放大电路的效率≥60％。 （4）其他。 主要内容： 数字系统概述 硬件描述语言历史 VHDL与Verilog HDL比较 有关HDL的几个重要基本概念 Verilog HDL的设计流程 常用仿真和综合工具 Verilog HDL入门 数字系统概述 常见数字系统：微处理机系统、数字信号处理系统、数字通信系统、数字编解码和加解密电路、数字多功能智能接口等。 数字系统实现方法 本课程配套实验板 数字系统的自顶向下模块化设计 硬件描述语言历史 VHDL于1980年开始在美国国防部的指导下开发，完成于1983年，并于1987年成为IEEE的标准。当初开发这种语言，是出于美国国防部采购电子设备的需要。 通过VHDL，供应商要把自己生产的集成电路芯片的行为描述出来。如果有必要让其他厂商生产代用品，他们只需照着VHDL文档，设计出行为与其相同的芯片。 Verilog HDL是由Gateway Design Automation公司大约在1983年左右开发的。其架构同VHDL相似，主要被用来进行硬件仿真。由于是由公司内工程师开发的，更注重实用性，Verilog要比VHDL简洁得多。 Verilog HDL 于1995年成为IEEE标准，称IEEE Std 1364－1995。 HDL不是硬件设计语言  VHDL和Verilog都不是为了设计硬件而开发的，当初制订HDL语言标准的时候，并没有考虑这些代码如何用硬件来实现。因此，有些代码写起来简单，实现起来却可能非常复杂，或者就不可能实现。 HDL是Hardware Description Language的缩写，正式中文名称是“硬件描述语言”。也就是说，HDL并不是“硬件设计语言(Hardware Design Language)”。 明确VHDL和Veriglog并非是硬件设计语言，就理解不能随心所欲地写仅仅符合语法的HDL代码来设计硬件电路。设计硬件电路的HDL必须满足可综合条件。 为什么要用硬件描述语言来设计？ VHDL与Verilog HDL比较 相对VHDL，Verilog HDL特点： 较多的第三方工具的支持 语法结构比VHDL简单 学习起来比VHDL容易 仿真工具使用简便 测试激励模块容易编写 VerilogHDL与VHDL建模能力的比较 Verilog HDL特点1 Verilog HDL是一种用于数字逻辑电路描述的语言，主要用于逻辑电路的建模、仿真和设计。 用Verilog HDL描述的电路设计就是该电路的 Verilog HDL模型。 Verilog HDL 既是一种行为描述的语言也是一种结构描述的语言。既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。 Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种 Verilog HDL特点2 系统级(system): 用高级语言结构实现设计模块行为的模型。（主要用于仿真） 算法级(algorithmic): 用高级语言结构实现设计算法行为的模型。（部分可综合） RTL级(Reg