[工学]03VHDL语言2.ppt

2000年9月 数字系统设计自动化Digital Design Automation 陈 伟 男 1) WAIT 语句 WAIT ON语句的书写格式为: WAIT ON 信号[，信号]; PROCESS (a, b) BEGIN y=a AND b; END PROCESS PROCESS BEGIN y=a AND b; WAIT ON a, b; END PROCESS WAIT UNTIL((x * 10) 100); 2) WAIT UNTIL语句 WAIT UNTIL语句的书写格式为: WAIT UNTIL 表达式; 3) WAIT FOR语句 WAIT FOR语句的书写格式为: WAIT FOR 时间表达式; WAIT FOR 20ns; 4)多条件WAIT语句 WAIT ON nmi，interrupt UNTIL((nmi=TRUE) OR (interrupt＝TRUE)) FOR 5us； 上述语句等待的条件为： (1)信号量nmi和interrupt任何一个有一次新的变化； (2)信号量nmi或interrupt任何一个取值为“真”； (3)该语句已等待5us。 应该注意的是，在多条件等待时，表达式的值至少应包含一个信号量的值，例如： WAIT UNTIL (interrupt=TRUE) OR (old_clk＝ ‘1’ ，)； 5) 超时等待 ARCHITECTURE wait_example IS SIGNAL sendB，sendA：STD_LOGIC； BEGIN sendA＜＝ ‘0’ ； A：PROCESS BEGIN WAIT UNTIL sendB＝ ‘1’ ； sendA ＜＝ ‘1’ AFTER 10ns； WAIT UNTIL sendB＝ ‘0’ ； sendA ＜＝ ‘0’ AFTER 10ns; END PRDCESS A； B：PROCESS BEGIN WAIT UNTIL sendA＝ ‘0’ ； sendB ＜＝ ‘0’ AFTER 10ns； WAIT UNTIL sendA＝ ‘1’ ； sendB ＜＝ ‘1’ AFTER 10ns; END PROCESS B； END wait_example； ARCHITECTURE wait_timeout OF wait_example IS SIGNAL sendB，sendA：STD_LOGIC； BEGIN sendA＜＝ ‘0’ ； A：PROCESS BEGIN WAIT UNTIL (sendB＝ ‘1’) FOR 1us； ASSERT (sendB= ‘1’) REPORT “sendB timed out at ‘1’” SEVERITY ERROR; sendA ＜＝ ‘1’ AFTER 10ns； WAIT UNTIL (sendB＝ ‘0’) FOR 1us ； ASSERT (sendB= ‘0’) REPORT “sendB timed out at ‘0’” SEVERITY ERROR; sendA ＜＝ ‘0’ AFTER 10ns; END PRDCESS A； B：PROCESS BEGIN …… END PROCESS B； END wait_example； 2. 断言(ASSERT) 语句 书写格式为 ASSERT 条件 [REPORT 输出信息] [SEVERITY 级别]; 当执行ASSERT语句时，就会对条件进行判别。如果条件为“真”，则向下执行另一个语句；如果条件为“假”，则输出错误信息和错误严重程度的级别。 错误严重程度分为4个级别: FAILURE、ERROR、WARNING、NOTE。 3.信号代入语句 信号代入语句的书写格式为 目的信号量=信号量表达式; a =b; 4.变量赋值语句 变量赋值语句的书写格式为 目的变量：＝表达式； a:=2; c:=d+e; 5.IF语句 1)IF语句的门闩控制 用作门闩控制的IF语句的书写格式： IF 条件 THEN 顺序处理语句 END IF； D触发器 LIBRARY IEEE; USE I