[工学]5-2 存储系统.ppt

第5章 存储系统 张长明 hdjsjxtjg @126.com password：ncepubd 5.6 主 存 主存的主要性能指标：延迟和带宽 以往： Cache主要关心延迟，I/O主要关心带宽。 现在： 随着第二级Cache的广泛使用，Cache关心两者。因为第二级Cache的块大小比较大。 下面讨论几种提高主存性能的存储器组织技术 我们以处理Cache失效为例来说明各种存储器组织结构的好处。 5.6 主 存 在下面的讨论中，假设基本存储器结构的性能为： 送地址需要4个时钟周期 每个字的访问时间为24个时钟周期 传送一个字（32位）的数据需4个时钟周期 如果Cache块大小为4个字，则 失效开销为4×（4＋24＋4）＝128个时钟周期 存储器的带宽为每个时钟周期1/8（16/128）字节 一、增加存储器的宽度 性能举例　(参照前面的假设) 当宽度为4个字时： 失效开销＝1×32(周期) 带宽＝0.5(字节/周期) 缺点： 增加CPU和存储器之间连接通路宽度，代价提高。 CPU和Cache之间有一个多路选择器，可能处在关键路径上。可采用第二级Cache解决。 扩充主存的最小增量增加了相应的倍数 具有纠错功能的存储器中，实现对一行中部分数据的写入比较复杂。 二、多体交叉存储器 在存储系统中采用多个DRAM，并利用它们潜在的并行性。 可以把存储器芯片组织为多个体，并让它们并行工作，从而能一次读或写多个字。 性能举例：(参照前面的假设) 失效开销＝4＋24＋4×4＝44(周期) 带宽≈0.4(字节/周期) 存储器的各个体一般是按字交叉的 通常是指存储器的各个体是按字交叉的 字交叉存储器非常适合于处理：Cache读失效，写回法Cache中的写回 字交叉存储器举例 假设四个存储体的地址是在字一级交叉的，即存储体0中每个字的地址对4取模都是0，体1中每个字的地址对4取模都是1，依此类推。 例5.14 假设某台计算机的特性及其Cache的性能为： (1) 块大小为1个字； (2) 存储器总线宽度为1个字； (3) Cache失效率为3%； (4) 平均每条指令访存1.2次； (5) Cache失效开销为32个时钟周期； (6)平均CPI（忽略Cache失效）为2。 如果当把Cache块大小变为2个字时，失效率降为2%；块大小变为4个字时，失效率降为1%。根据前面给出的访问时间，求在采用2路、4路多体交叉存取以及将存储器和总线宽度增加一倍时，性能分别提高多少？ 解 在改变前的计算机中，Cache块大小为一个字，其CPI为： 2＋（1.2×3%×32） = 3.15 当将块大小增加为2个字时，分三种情况讨论CPI： 32位总线和存储器，不采用多体交叉： 2＋（1.2×2%×2×32） ＝ 3.54 32位总线和存储器，采用2路多体交叉： 2＋1.2×2%×（4＋24＋8）＝ 2.86 性能提高了10% 64位总线和存储器，不采用多体交叉： 2＋（1.2×2%×1×32） = 2.77 性能提高了14% 将块大小增加到4个字节，可以得到以下数据： 32位总线和存储器，不采用多体交叉： 2＋（1.2×1%×4×32） ＝ 3.54 32位总线和存储器，采用4路多体交叉： 2＋1.2×1%×（4＋24＋16）＝ 2.53 性能提高了25% 64位总线和存储器，不采用多体交叉： 2＋（1.2×1%×2×32） = 2.77 性能提高了14% 三、独立存储体 独立存储体 设置多个存储控制器，使多个体能独立操作，以便能同时进行多个独立的访存。 例如 一台输入设备可能会使用某个存控，访问某个存储体；Cache读操作可能在使用另一个存控，访问另一个存储体；Cache写操作则可能在使用第三个存控，访问第三个存储体。 每个体需要有独立的地址线和独立的数据总线。 四、避免存储体冲突 体冲突：两个请求要访问同一个体。 减少体冲突次数的一种方法：采用许多体 这种方法存在问题： 假如有128个存储体，按字交叉方式工作，执行程序： int x [ 256 ][ 512 ]； for （ j = 0； j 512； j = j+1 ） for （ i = 0； i 256； i = i+1 ） x [ i ][ j ] = 2 * x [ i ][ j ]； 因为512是128的整数倍，同