[工学]EDA-2续.ppt

第二章PLD硬件特性与编程技术(续） 2.3 CPLD的结构与可编程原理 CPLD：复杂可编程逻辑器件； 早期的CPLD是从GAL结构扩展而来； 如Lattice的ispLSI1032等； Altera 的MAX7000系列可编程器件； 包含32～256个宏单元； 16个宏单元组成一个逻辑阵列块LAB; 多个LAB通过可编程连线阵与全局总线相连； CPLD内部结构（Altera的MAX7000S系列） 2.3 CPLD的结构与可编程原理 1．逻辑阵列块 (LAB) 输入信号: PIA的36个信号； 全局控制信号； I/O引脚直接输入； 2.3 CPLD的结构与可编程原理 2．宏单元 三个功能块组成： 三种时钟输入模式： 全局时钟信号 全局时钟信号由高电平有效的时钟信号使能 用乘积项实现一个阵列时钟 2.3 CPLD的结构与可编程原理 2.3 CPLD的结构与可编程原理 3．扩展乘积项 每个宏单元提供 5个乘积项 共享扩展乘积项 每个LAB有16个 共享扩展项； 会增加一个短延 时； 2.3 CPLD的结构与可编程原理 并联扩展乘积项 在同一个LAB中 能借用15个并联 扩展项 2.3 CPLD的结构与可编程原理 4．可编程连线阵列(PIA) 2.3 CPLD的结构与可编程原理 4．可编程连线阵列(PIA) 在各个逻辑宏单元之间以及逻辑宏单元与I/O单元之间提供信号连接的网络 CPLD中一般采用固定长度的线段来进行连接，因此信号传输的延时是固定的，使得时间性能容易预测。 2.3 CPLD的结构与可编程原理 5．I/O控制块 2.3 CPLD的结构与可编程原理 可编程的I/O单元 能兼容TTL和CMOS多种接口和电压标准 可配置为输入、输出、双向、集电极开路和三态等形式 能提供适当的驱动电流 降低功耗，防止过冲和减少电源噪声 支持多种接口电压（降低功耗） 1.2～0.5um,5V 0.35um,3.3V 0.25um,internal 2.5V,I/O3.3V 0.18um,internal 1.8V,I/O2.5V and 3.3V 2.4 FPGA的结构与工作原理 2.4.1 查找表逻辑结构 2.4 FPGA的结构与工作原理 2.4.1 查找表逻辑结构 查找表的基本原理 查找表的基本原理 N个输入的逻辑函数需要2的N次方的容量的SRAM来实现，一般多个输入的查找表采用多个逻辑块级连的方式 2.4.2Cyclone系列器件的结构与原理 Cyclone系列器件是Altera公司的一款低成本、高性价比的FPGA 主要的组成： 逻辑阵列块（LAB）； 嵌入式存储器块； I/O 单元； PLL锁相环； LE是FPGA最基本的可编程单元 2.4.2Cyclone系列器件的结构与原理 2.4.2Cyclone系列器件的结构与原理 LE的二种操作模式： 普通模式 适合通用逻辑应用和组合逻辑实现 动态算术模式 能更好的实现加法器、计数器、累加器宽输入奇偶校验功能和比较器 2.4.2Cyclone系列器件的结构与原理 2.4.2Cyclone系列器件的结构与原理 2.4.2Cyclone系列器件的结构与原理 LAB由一些相邻的LE构成 由LE排列成LAB阵列，构成了FPGA的编程资源 2.4.2Cyclone系列器件的结构与原理 2.4.2Cyclone系列器件的结构与原理 2.4.2Cyclone系列器件的结构与原理 2.4.2Cyclone系列器件的结构与原理 2.4.2Cyclone系列器件的结构与原理 FPGA中的嵌入式阵列（EAB） 可灵活配置的RAM块（嵌入式存储器） 有数十个M4K存储器块构成 用途 实现比较复杂的函数的查找表，如正弦、余弦等。 可实现多种存储器功能，如RAM，ROM，双口RAM，FIFO，Stack等 灵活配置方法：256×8，也可配成512×4 FPGA中的嵌入式阵列（EAB） 内部晶体震荡器 高速反向放大器用于和外部晶体相接，形成内部晶体振荡器。 提供将振荡波形二分频成对称方波的功能。 内部锁相环（PLL） 用于调整时钟信号的波形、频率和相位。 2.5 硬件测试技术 2.5.1 内部逻辑测试 在ASIC设计中的扫描寄存器，是可测性设计的一种方法，原理是把ASIC中关键逻辑部分的普通寄存器用测试扫描寄存器来代替，在测试中可以动态地测试、分析设计其中寄存器所处的状态，甚至对某个寄存器加以激励信号，改变该寄存器的状态。 2.5 硬件测试技术 2.5.2 JTAG边界扫描测试 2.6 FPGA/CPLD产品概述 2.6.1 Lattice公司CPLD器件系列 2.6.2 Xilinx公司的FPGA和CPLD器件系列 1.