[工学]EDA技术使用教程第四版课件第四章.ppt

与例4－20类似，定义了CS0，类型std_logic_vector( 1 downto 0) ，cso(1)和cso(0) 分别为co和so： co=cso(1); so=cso(0); 需加上WHEN OTHERS=NULL; 4.3.1 半加器描述和CASE语句 半加器描述（例4－20）： 采用进程，CASE语句 LIBRARY IEEE; --半加器描述(2) USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; BEGIN abc = a b ; PROCESS(abc) BEGIN CASE abc IS WHEN 00 = so=0; co=0 ; WHEN 01 = so=1; co=0 ; WHEN 10 = so=1; co=0 ; WHEN 11 = so=0; co=1 ; WHEN OTHERS = NULL ; END CASE; END PROCESS; END ARCHITECTURE fh1 ; a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 1. 标准逻辑矢量数据类型STD_LOGIC_VECTOR 赋值用双引号“”，如： B=, 表示B(7)~B(0)B(4 DOWNTO 1)=“1101”, 表示B(4)~B(1)为1101 B(7 DOWNTO 4)=A, 表示B(7)~B(4)为A(1)~A(4) 在使用STD_LOGIC_VECTOR中，必须注明其数组宽度，即位宽，如： B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 定义了B(7)～B(0),8个元素 或 SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4)； 定义了A(1)～A(4),4个元素 SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; 标准逻辑位矢量，位宽2位，abc(1), abc(0),常用于总线 2. 并置操作符 ? 表示将操作数组合起来，相当于字符串相加。以下是一些并置操作示例： SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; ... a = 1?0?d(1)?1 ; -- 元素与元素并置，并置后的数组长度为4 ... IF a ? d = 101011 THEN ... –- 在IF条件句中可以使用并置符 3. CASE语句 CASE语句属于顺序语句，必须放在进程中，其一般表式是： CASE 表达式 IS When 选择值或标识符 = 顺序语句; ... ; 顺序语句 ； When 选择值或标识符 = 顺序语句; ... ; 顺序语句 ； ... When others = null; END CASE ； 半加器描述（例4－21）： 1位全加器顶层设计描述： 参见图4－11 4.3.2 全加器描述和例化语句 元件例化语句由两部分组成： 第一部分是将一个现成的设计实体定义为一个元件，语句的功能是对待调用的元件作出调用声明，它的最简表达式如下所示： COMPONENT 元件名 IS PORT (端口名表) ； END COMPONENT 文件名 ； 第二部分元件例化，是此元件与当前设计实体(顶层文件)中元件间及端口的连接说明。语句的格式如下： 例化名 : 元件名 PORT MAP( [端口名 =] 连接端口名,...); 所定义的元件 当前设计实体 STEP1：建立 工作库文件夹 STEP2：输入设计项目 原理图/VHDL文本代码 STEP3：存盘，注意 原理图/文本取名 STEP4：将设计项 目设置成Project STEP5：选 择目标器件 STEP11： 硬件测试 STEP9：引脚 锁定并编译 STEP8：仿真测 试和波形分析 STEP7：建立仿 真波形文件 STEP6： 启动编译 STEP10：编程 下载/配置