[工学]EDA课件 第4章VHDL初步.ppt

* 4.3.1全加器描述的语法现象 1.Case 语句 case 语句常用来描述总线或编码、译码行为。 和if语句一样，属顺序结构语句，需放在进程中。 可读性比if 语句强。格式如下： case 表达式 is when 分支条件 = 顺序处理语句； when 分支条件 = 顺序处理语句； ….. when 分支条件 = 顺序处理语句； end case； * 其中的分支条件可有以下的形式： when 值 = 顺序处理语句； when 值 to 值 = 顺序处理语句； when 值|值|值|…|值 = 顺序处理语句； 以上三种方式的混合； when others = 顺序处理语句； * Case 语句使用注意： 1）分支条件的值必须在表达式的取值范围内。 2）两个分支条件不能重叠。 3）CASE语句执行时必须选中，且只能选中一 个分支条件。 4）如果没有others分支条件存在，则分支条 件必须覆盖表达式所有可能的值。 对std_logc, std_logic_vector数据类型要特别注意使用others分支条件。 * 2. std_logic_vector B: out std_logic_vector(7 downto 0); Signal A: std_logic_vector( 1 to 4); B B(4 downto 1)=1101; B(7 downto 4)=A; 注意双引号与单引号 * 3. 并置操作符 signal a: std_logic_vector(3 downto 0); signal d: std_logic_vector (1 downto 0); a=10d(1)1; If a d=101011 then … * 4 VHDL的层次化设计与元件声明 (component) 及元件例化（instantial）语句 a、层次化设计 * b. 元件声明 定义：对所调用的较低层次的实体模块 （元件）的名称、类属参数、端口 类型、数据类型的声明。 语法： component 元件名 [is] [generic (类属声明)；] [port (端口声明)；] end component [元件名] ; 元件声明类似实体声明（entity） * 可在以下部分声明元件： 结构体（Architecture） 程序包（Package） 块（Block） 被声明元件的来源： VHDL设计实体； 其它HDL设计实体； 另外一种标准格式的文件，如EDIF或XNF； 厂商提供的工艺库中的元件、IP核。 * c. 元件的例化 定义：把低层元件安装（调用）到当前层次 设计实体内部的过程。 包括：类属参数传递、元件端口映射。 例化名称：元件名称 [ generic map ( 类属名称 = 表达式 {，类属名称 = 表达式 } )] port map ([ 端口名称 = ] 表达式 {，[ 端口名称 = ] 表达式 }）； 例： u1：ADD generic map (N = 4) port map (x，y，z，carry)； * 端口映射方式： 名称关联方式： 低层次端口名 =当前层次端口名、信号名 例：or2 port map(o=n6,i1=n3,i2=n1) 位置关联方式： （当前层次端口名，当前层次端口名，┈） 例：or2 port map( n3, n1，n6 ) 注：位置关联方式中，例化的端口表达式 （信号）必须与元件声明语句中的端口 顺序一致。 * 4.4 maxplusII中VHDL文本输入方法初步 建立文件夹 新建Text editor file，输入VHDL程序并存盘 文件名与实体名相同 文件不能放在根目录 扩展名.VHD 设定顶层文件为project文件 指定目标芯片 EP1K30QC208-2 按V