[工学]存储器3.ppt

存储器的分级体系结构 简单的二级结构： 主 存 ＋ 辅 存 四级结构 存储器的层次结构 由上至下容量越来越大，速度越来越慢 存储器分类 按存储介质，可分为半导体存储器、磁介质存储器和光存储器 按照存储器与CPU的耦合程度，可分为内存和外存 按存储器的读写功能，分为读写存储器和只读存储器 按掉电后存储的信息可否永久保持，分为易失性（挥发性）存储器和非易失性（不挥发）存储器 存储器的分类及选用 按 存 储 介 质 分 类 主要技术指标 存储容量 存取时间和存取周期 平均故障间隔时间（MTBF）（可靠性） 功耗 CPU读写存储器的时间必须大于存储芯片的 额定存取时间 1 存储容量 存储容量 是指一块存储芯片上所能存储的二进制位数。 存储容量=字数×字长，如一个存储器能存 4096 个字，字长16 位，则存储容量可 用4096×16 表示 例题 1、已知单片6116芯片的地址线是11位， 每个存储单元是8位，求其存储容量? 解: 因为可编址范围211 ，即M＝ 211 ，每个存储单元可存8位，即N＝ 8，所以， 6116的存储容量 = 211×8 = 2×1024×8 = 2K×8 ＝2KB 区别：芯片的存储容量和微机的存储容量 微机的存储容量 —— 由多片存储芯片组成的总存储容量。 ①微机的最大内存容量 —— 由CPU的地址总线决定。 如：PC486，地址总线是32位， 则，内存容许最大容量是232=4G； ②实际的装机容量 —— 由实际使用的若干片存储芯片组成的总存储容量。 2 存储速度 存储器的存取速度是影响计算机运算速度的主要因素， 用两个参数来衡量： ①存取时间TA （Access Time）—— 定义为启动一次存储器操作（读或写），到完成该操作所经历的时间。 ②存储周期TMC（Memory Cycle）—— 定义启动两次读（或写）存储器操作之间所需的最小时间间隔。 存储器的基本结构 “读”操作工作过程 （1）送地址 — CPU通过地址总线将地址送入地址寄存器，并译码； （2）发出“读”命令 — CPU通过控制总线将“存储器读”信号送入读/写控制电路； “写”操作工作过程 （1）送地址 — CPU通过地址总线将地址送入地址寄存器，并译码； （2）发出“写”命令 — CPU通过控制总线将“写”信号送入读/写控制电路； 典型芯片举例 1、SRAM芯片HM 6116(简称6116）—— 静态随机存取存储器，11条地址线，8位数据线，3条控制线，两条电源线，单片存储容量2K×8 。 典型芯片举例 2、DRAM芯片Intel 2164A — 动态随机存取存储器，8条地址线，2位数据线(输出和输入），3条控制线，两条电源线，单片存储容量64K×1 。 地址线采用分时复用，由CAS（列选通）和RAS（行选通），从而实现16位地址线，M＝216 ＝64K。 存储器芯片的扩展 存储芯片的位扩展 存储芯片的字扩展 存储芯片的字、位同时扩展 用16K×4bit的芯片扩展实现64KB存储器 存储器模块设计 确定芯片型号及数量 根据容量、速度、价格、功耗等要求，确定芯片的具体型号和数量。如考虑选用SRAM还是DRAM，是否需要E2PROM、FLASH等等 存储器模块设计 内存地址空间的分配 在PC机中，大部分存储区域已被系统使用或被系统保留，用户扩展存储器可选择的地址范围一般落在0C0000H ~ 0DFFFFH范围内。当然，实际设计时，还需要考虑系统的具体配置，以及是否需要设置选择开关来在改变扩展存储器的地址范围 用户扩展存储器地址空间的范围决定了存储芯片的片选信号的实现方式 存储器片选译码电路 例 设某系统地址总线宽度为20bit，数据总线宽度为8bit。现采用8K?8芯片实现32KB扩展存储器，要求其地址从0C0000H 开始，试画出该扩展存储器与系统三总线的连接方式。 用全译码法实现扩展存储器的片选设计 从该表中可以看出： 低位地址线A12~A0应直接接在存储芯片上，寻址片内8K单元； 次高位地址线A14、A13译码后产生片选信号区分4个存储芯片； 用部分译码法实现扩展存储器的片选设计 用线译码法实现扩展存储器的片选设计 CPU与存储器的连接应用 片选信号可以采用线译码、部分译码和全译码等三种方 式（或三种方式的组合）来实现。 线译码 部分译码 全译码 每组芯片使用一根地址线作片选； 只有部分高位地址线参与译码形成片选信号； 全部高位地址线都参与译码形成片选信号； 地址信号不完全确定，所以存在地址重叠问题，浪费寻址空间，并可能导致误操作； 扩展