[工学]数字电路第5章.ppt

例1：已知负边沿翻转的主从RS触发器的时钟信号和输入信号如图所示，试画出 Q 和 Q 端的波形，设触发器的初态为Q=0。 例2：已知负边沿翻转的主从RS触发器的时钟信号和输入信号如图所示，试画出 Q 端的波形，设触发器的初态为Q=0。 cp t t R 0 t S 0 t Q’ 0 t Q 0 t Q 0 t CP 0 1 2 3 4 5 6 t S 0 t R 0 t Q’ 0 t Q 0 2.主从JK触发器 主从JK触发器没有约束。 J=1 K=0时，CLK＝1期间主触发器置1； CLK下降沿到达时，从触发器置1，Q*=1。 1 0 1 1 0 1 J=0 K=1时，CLK＝1期间主触发器置0； CLK下降沿到达时，从触发器置0，Q*=0。 0 0 0 0 J=0 K=0时，触发器保持原来状态不变， Q*=Q。 1 1 J=1 K=1时， Q=0,G7 输出0，主触发器置1，CLK↓,Q*=1； Q=1,G8 输出0，主触发器置0，CLK↓,Q*=0。 Q*=Q′ JK触发器的特性表 具有多输入端的主从JK触发器，输入端J1和J2、K1和K2是与的关系。 集成主从JK触发器 低电平有效 低电平有效 CP下降沿触发 例5.4.2 脉冲触发方式的动作特点: （1）触发器翻转分两步动作：第一步，在 CLK＝1期间主触发器接收输入端信号，被置成相应的状态，从触发器不变；第二步，CLK下降沿到来时从触发器按照主触发器的状态翻转，输出端Q和Q′的状态改变发生在CLK下降沿。 （2）在CLK=1的全部时间里输入信号都将对主触发器起控制作用。 在Q=0时，J端出现正向干扰，在Q=1时，K端出现正向干扰，触发器的状态只能根据输入端的信号（正向干扰信号）改变一次的现象称为一次变化现象。 一次变化现象降低了主从JK触发器的抗干扰能力。 主从JK触发器在使用时要求J、K信号在CLK上升沿前加入，CLK=1期间保持不变，CLK下降沿时触发器状态发生改变。 一次变化现象： 例5.4.3 0 1 第二个CLK＝1期间，Q=1,J=0,K=1,主触发器被置0；虽然CLK下降沿到达时又回到K=0,但从触发器输出Q*=0. 0 1 1 第三个CLK=1期间，Q=0，J=K=1,主触发器被置1，虽然CLK下降沿到达时又回到J=0,从触发器保持输出Q*=1。 例3：已知负边沿翻转的主从JK触发器的时钟信号和输入信号如图所示，试画出 Q 端的波形，设触发器的初态为Q=0。 例4：已知负边沿翻转的主从JK触发器的时钟信号CP和输入信号J、K的波形如图所示，试画出 Q 端的波形，设触发器的初态为Q=0。 CP 0 t J 0 t K 0 t Q 0 t Q 0 t 1 2 3 4 例5：已知负边沿翻转的主从JK触发器的时钟信号和输入信号如图所示，试画出 Q 端的波形，设触发器的初态为Q=0。 四、边沿触发的触发器 1.用两个电平触发D触发器组成的边沿触发器 逻辑符号 带异步置位 、复位端的CMOS边沿触发D触发器 上升沿触发 异步置位端（高电平有效） 异步复位端（高电平有效） 2.维持阻塞边沿触发器 多输入端 上升沿触发 低电平有效 3.利用传输延迟时间的边沿触发器 下降沿触发 特性表 边沿触发器动作特点: 触发器的次态仅仅取决于时钟信号的上升沿（下降沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。 边沿触发器有效地提高了触发器的抗干扰能力，因而也提高了电路的工作可靠性。 集成边沿D触发器 注意：CC4013的异步输入端RD和SD为高电平有效。 CP上升沿触发 集成边沿JK触发器 ①74LS112为CP下降沿触发。 ②CC4027为CP上升沿触发，且其异步输入端RD和SD为高电平有效。 注意 * * 触 发 器 第 五 章 §5.1 概述 §5.2 触发器的电路结构与动作特点 §5.3 触发器逻辑功能及其描述方法 教学内容 教学要求 一.重点掌握的内容： 1.触发器的特点，现态和次态的概念．触发器逻辑功能的表示方法。 2.触发器四种结构形式及其动作特点。 3.触发器在逻辑功能上的四种主要类型，及其各自的功能特点和逻辑功能表示形式。 二.一般掌握的内容： 1.触发器的电路结构形式和逻辑功能的关系 2.常用集成电路触发器逻辑符号、功能特点以及异步置位、复位端的作用。 5.1 概述 一、触发器 １.概念： 能够存储１位二值信号的基本单元电路。 ２.特点： （１）有两个稳定的