[工学]数字逻辑武庆生4.ppt

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2018-03-02 发布于浙江
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[工学]数字逻辑武庆生4

第四章组合逻辑电路概述 4.1 组合逻辑电路的分析 4.2 组合逻辑电路的设计 4.3 典型组合单元电路设计 4.4 组合逻辑电路的险象重点与难点概述 4.1 组合逻辑电路的分析 4.2 组合逻辑电路的设计 4.3 典型组合逻辑电路的设计4.3.1 基本运算电路 4.3.2 代码转换电路 0 1 1 1 1 0 1 0 1 0 0 0 1 0 1 1 1 0 0 1 1 1 0 0 1 0 1 0 d d d d 1 0 1 1 d d d d 1 1 0 0 d d d d 1 1 0 1 d d d d 1 1 1 0 d d d d 1 1 1 1 d d d d 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0 4.3.3 数值比较电路 4.3.4 编码器 4.3.5 译码器 4.3.6 数据选择器 4.4 组合逻辑电路的险象4.4.1 竞争(Race) 4.4.2 冒险(险象) 4.4.3 险象的分类 4.4.4 怎样判定有无险象 4.4.5 险象的消除或减弱 F1 AB CD 00 00 01 01 11 11 10 10 0 1 1 0 1 0 1 0 0 0 0 0 1 1 0 1 F1(A，B，C，D)=∑m(0，1，5，7，10，13，15) F2(A，B，C，D)=∑m(8，10，12，13，15) F2 AB CD 00 00 01 01 11 11 10 10 1 1 1 0 1 0 0 0 0 1 0 0 0 0 0 0 比较双4路数据选择器的功能表和输出表达式： 1 1 1D3 2D3 1 0 1D2 2D2 0 1 1D1 2D1 0 0 1D0 2D0 A1 A0 1W 2W 1W 2W A1 A0 1D0 2D0 1D1 2D1 1D2 1D3 2D2 2D3 74LS153 F1 F2 A B C C D D D D C D D0 D1 D2 D3 Y0 Y1 Y2 Y3 A1 A0 A1 A0 Y E A0 A1 器选择器分配利用数据选择器和数据分配器，可对多个数据通过总线分时传送。由于电路中各个信号通过的路径不同，当加到某个门电路的两个信号同时向相反方向变化时： (1) 变化时间有微小差异。 (2) 信号边沿变化时间存在差异。这就是组合电路的竞争现象。 2、构成译码／数据分配器 Z0 Z1 Z2 Z3 E 数据 A1 A0 2线-4线译码器 A0 A1 Z0 Z1 Z2 Z3 E 数据前面我们已知: 数据分配器可以分时的将数据送到Y0～Y3 . 若 A1A0 =00 则 Z0=E ； A1A0=01 则 Z1=E A1A0 =10 则 Z2=E ； A1A0 =11 则 Z3=E 从上式可知: 二、二－十进制译码器十个不同点位的指定电平。二－十进制译码器的功能是将8421BCD码翻译成译码真值表如下: 全为