项目2一位加法计算器的设计与制作.pptVIP

（2）用译码器实现组合逻辑函数 二进制译码器的输出为输入的全部最小项，即每一个输出都对应一个最小项。而任何一个逻辑函数都可变换为最小项之和的标准与或表达式，因此，用二进制译码器和门电路可实现任何组合逻辑函数。 【例2-3】 试用3线-8线译码器和门电路实现逻辑函数 解 设输入变量A=A2、B= A1、C= A0 ①变换逻辑函数表达式为标准的与或表达式 ②将逻辑函数表达式Y与74LS138输出表达式进行比较得 ③根据变换后的逻辑函数式画连线图 使译码器处于译码工作状态，即S1 =1、 = =0，其连线图如图2-14所示。 图2-14 【例2-3】的连线图 在数字系统中两个二进制数经常要进行加、减、乘、除等算术运算。加法运算是算术运算中最基本的运算，其他的运算都可以转化成加法运算来实现。能实现加法运算的电路称为加法器；很多时候还需要比较两个数字的大小。能完成比较两个数字大小或相等的电路称为数值比较器。 加法器按加数位数不同可分为：一位加法器和多位加法器。 数值比较器按可比较的二进制数的位数分为：一位数值比较器和多位数值比较器。 1．一位加法器 一位加法器又可分为半加器和全加器。 （1）半加器 两个一位二进制数相加，不考虑来自低位进位数的运算称为半加。能实现半加运算的电路称为半加器。 设A和B为两个加数，S为本位的和，C为向高位的进位。根据二进制数加法的运算规则，可以得出半加器的真值表，见表2-7所示。 表2-7 半加器的真值表 由真值表可写出半加器的逻辑函数表达式 根据逻辑函数表达式，可画出半加器的逻辑图。其逻辑图和逻辑符号如图2-15所示。 图2-15 半加器的逻辑图和符号 （2）全加器 两个一位二进制数与来自低位的进位数相加的运算称为全加。 能实现全加运算的电路称为全加器。若A和B为两个加数，Ci为来自 低位的进位数，S为本位的和，Ci+1为向高位的进位。根据二进制 加法的运算规则，可列出全加器的真值表，见表2-8所示。 表2-8 全加器的真值表 由真值表可得输出函数的表达式 根据上述函数表达式画出全加器的逻辑图，如图2-16（a）所示。图2-16（b）为全加器的符号。 （a）逻辑图 （b）逻辑符号 图2-16 全加器的逻辑图和符号 集成器件74LS183就是由上述逻辑电路构成的双全加器。 2．多位加法器 能实现多位加法运算的电路，称多位加法器。多个一位二进制全加器级联就可以实现多位加法运算。根据级联的方式不同，多位加法器可分为：串行进位加法器和超前进位加法器两种。 图2-17所示为四位串行进位加法器。 图2-17 四位串行进位加法器 这种加法器依次将低位加法器的进位输出端 与高位加法 器的进位端 相连。其特点是：电路比较简单，但运算速度比较慢。为了克服这一缺点，采用超前进位方式。下面介绍超前进位的原理。 全加器本位的输出表达式为： 若定义 为产生变量， 为传输变量，这两个变量都与进位信号无关，则上面两式可写成： 超前进位全加器的进位输入是由专门的“进位逻辑门”来提供，该门综合所有低位的加数、被加数以及最低位的进位输入。由于最低位全加器的进位C0 =0，所以各位的进位数 都只与两个加数相关，可以与并行产生，从而有效的提高了运算速度。 3．编码器的应用 74LS148优先编码器的功能扩展。 【例2-1】 用两片74LS148优先编码器扩展成为16线-4线优先译码器。 解设16线-4线优先编码器的编码输入端为 ，二进制代码的输出端为 。 （1）信号输入端的确定 将 分别接到74LS148（1）和74LS148（2）的输入 端，如图2-6所示。 （2）选通输出端的接法 因为只有 均无编码请求时，才能对的输入信号编码。所以只要将74LS148（1）的选通输出端 接到74LS148（2）的控制 输入端 上就可以了。此外应使 =0、 悬空。 （3）二进制代码输出端的确定 74LS148仅有三位代码输出端，而16线-4线编码器需要四位代 码输出端。因此，需再选一端