低功耗CMOS IC设计-陈中建——章2－常用LP技术.ppt

Low Power Methodology ManualFor System-on-Chip Design常用LP技术 陈中建 chenzj@pku.edu.cn理科2号楼2619 微电子学系 目录 章1：引言 章2：常用LP技术 门控时钟、门级功耗优化、多VDD、多阈值 章3：多VDD设计 章4、5、6、7：门控电源 章8：LP IP设计 章9、10：频率和电压缩放设计 章11：多电压和门控电源设计实现 章12：物理库 章13：保存寄存器设计 章14：电源开关网络设计 附录A：休眠晶体管设计 附录B：UPF命令语法 本讲 2.1 Clock Gating 2.2 Gate Level Power Optimization 2.3 Multi VDD 2.4 Multi-Threshold Logic 2.5 Summary of the Impact of Standard Low Power Techniques 这些技术已被使用一段时间了 是成熟技术 概述 时钟树功耗可占总动态功耗的50％或更多 树上的buffer数量庞大，驱动能力很大以减小时钟延迟，活性最高 即使输入和输出保持不变，时钟驱动的寄存器也会带来动态功耗 解决之道——门控时钟 不用时关掉对应的时钟树 现代EDA工具可自动识别、插入 原理 Clk控制32个寄存器时，一个门控时钟单元即可控制全部寄存器，LP显著 早期，需设计者自己在RTL代码中明确写出与门控时钟相关的代码 易出错，门控时钟电路易出现glitch，导致电路功能错误 现在，绝大多数库中有门控时钟单元，电路实现（implementation）工具根据需要自动插入 安全可靠 RTL代码本身并不改变，由电路实现工具在实现阶段自动插入 LP效果 07年报道 180nm，芯片采用和不采用门控时钟技术，20％面积节省，34％－43％功耗节省（与工作模式有关） 他们的经验 “寄存器位长至少是3bits时才使用，否则不会带来功耗和面积效率” “很多功耗节省来自把门控时钟单元放置在了靠近时钟树初始端的位置上” 本讲 2.1 Clock Gating 2.2 Gate Level Power Optimization 2.3 Multi VDD 2.4 Multi-Threshold Logic 2.5 Summary of the Impact of Standard Low Power Techniques 2.2 Gate Level Power Optimization 逻辑级LP优化 工具自动完成 Re-map（重新映射） 重新映射，把高活性节点由cell的输出节点变为cell的内部节点 2.2 Gate Level Power Optimization Re-map（重新映射） 重新映射，把高活性输入信号映射到逻辑门的低功耗输入端 门的不同pin的输入电容不同 2.2 Gate Level Power Optimization Cell sizing 工具有选择地增大或减小整个关键路径上的cell的驱动能力，在满足时序要求的同时，将动态功耗降到最低 buffer insertion 工具插入buffer，而不是提高门本身的驱动能力 使用得当时，能LP 门级LP优化由电路实现工具完成 对RTL设计者而言是透明的（不可见的） 本讲 2.1 Clock Gating 2.2 Gate Level Power Optimization 2.3 Multi VDD 2.4 Multi-Threshold Logic 2.5 Summary of the Impact of Standard Low Power Techniques 2.3 Multi VDD 动态功耗随VDD2下降 VDD下降会增大电路延迟，降低速度 多VDD技术能既LP又不降低系统整体的速度 每个block有自己的VDD，有对应的电路延迟（速度） 每个block的延迟都略小于关键路径延迟 如SOC中的处理器可能用工艺允许的最高速度（因此用最高电源电压），而USB模块，其工作速度由协议决定，低速度，因此可以低电压而低动态和泄漏功耗 2.3 Multi VDD Cache RAMS位于关键路径上，其速度决定了整个芯片速度 因此，取最高电压1.2V CPU电压取1.0V，其速度低于Cache RAMS的速度，但能保证与Cache RAMS的数据存、取速度匹配 2.3 Multi VDD 优点 不牺牲速度的情况下实现了极大的LP 代价 增大了SOC设计的复杂度 不同block所需的不同VDD电压需多个I/O提供 需生成不同电压值的各电源子网格 不同电压的block之间的信号需加入电平转换器（level shi